一、Xilinx公司推出高度模块化的ASMBL架构（论文文献综述）
汪弈舟[1]（2021）在《基于可见光的无线通信收发链路设计与实现》文中指出由于发光二极管（LED）高能效、耐用性和低成本的优势在市场中被广泛应用,引发了对使用LED进行光调制数据通信应用的研究。同时,由于光信道具有提供几个THz带宽的能力,可见光通信（VLC）有望未来与传统射频（RF）通信共存,作为对高速无线通信需求的可靠解决方案。目前,VLC的研究重点在于短距离高数据速率传输,但缺乏对民用、工业级应用场景的实用性研究,其中一个主要因素是缺乏通用性与易升级可见光通信平台。本文针对这一现状,借鉴软件无线电（SDR）思想设计了一种可软件定义可见光通信（SDVLC）的收发链路,研究内容主要包括以下几点:1.研究大功率LED和PIN光电二极管的电气特性作为模拟收发功能模块设计依据;基于可见光视距信道模型,通过仿真分析光路传输特性并以此作为光路设计依据。2.针对LED和PIN电气特性,设计实现了一种适合大功率、高带宽、可传输线性光信号的模拟收发链路。其中大功率LED线性驱动电路和线性光电接收电路完成光通信中基础的光收发功能;链路中LC滤波电路具有高滚降、低损耗特点,并实现了一种应用于滤波电路中n H级精密射频电感的手工制作与测量方法;链路中实现的桥T均衡和线性放大模块电路可用于模拟均衡,能有效补偿可见光模拟链路传输后的信道带宽与信号功率。3.设计了基于Zynq和高性能双通道14bit×250MSPS ADC、16bit×500MSPS DAC组成的数字平台,实现了可软件定义、灵活配置的数字化功能,并详述了高速数字链路设计的关键点、难点及优化方案。4.搭建了测试平台,对系统链路进行了有效测试,验证了各模块工作性能,实现了10m距离的稳定文件传输功能。本课题所设计实现的软件定义可见光收发链路具有成本可控、运行稳定、实用性强、易维护升级等优势,为可见光通信实用推广应用提供了有效参考方案。
欧海峰[2]（2021）在《基于FPGA的雷达地面目标SAR成像方法研究》文中指出合成孔径雷达（Synthetic Aperture Radar,SAR）作为一种全天候、全天时、远距离的主动式探测成像雷达,突破了实孔径天线成像时对方位向分辨率的限制,实现了探测目标的高分辨率成像,广泛应用于地面目标成像场景。针对SAR成像时大量回波数据的快速高效处理在传统结构的数字信号处理器中难以实现的问题,本文利用现场可编程门阵列（Field Programmable Gate Array,FPGA）模块化、高速并行的数据处理特性,研究了基于FPGA的雷达地面目标SAR成像方法,下面是研究内容和成果。第一部分,本文研究了SAR成像基本理论,搭建了机载SAR成像仿真平台并建立时域回波模型生成后续研究使用的SAR回波数据。研究对比了常规距离多普勒（Range Doppler,RD）算法、改进RD算法和线性调频变标（Chirp Scaling,CS）算法原理及成像效果。结合本文基于FPGA硬件平台实现SAR成像处理的前提,根据算法运算量和成像精度,选择了硬件资源消耗少、成像精度高、处理速度快的改进RD算法作为后续SAR成像信号处理算法。并对算法通过快速傅里叶变换（Fast Fourier Transformation,FFT）获取窄带回波信号频率时精度较低的问题,提出采用线性调频Z变换（Chirp-Z Transform,CZT）进行回波信号的频率细化,从而提高了窄带回波信号的频率精度。第二部分,设计了基于FPGA的SAR成像处理方案,主要包括SAR回波信号的预处理和SAR成像算法处理。预处理主要完成SAR中频回波信号的降频处理,降低后续成像算法处理时的数据量。SAR成像算法部分主要完成距离向脉冲压缩、距离徙动矫正和方位向脉冲压缩。第三部分,基于FPGA实现所设计的SAR成像方案。利用VIVADO软件中的VIVADO SIMULATOR工具对设计方案的各模块进行功能仿真,并与理论仿真结果对比。结果表明:FPGA处理得的SAR成像结果与MATLAB理论仿真结果存在的最大相对误差不超过0.14%,满足预期指标要求。另外,基于FPGA实现了CZT时频转换模块,并利用CZT完成距离向回波信号的脉冲压缩,脉冲压缩精度比利用FFT方法获得的距离向脉冲结果精度最多可提高2.52m。由此说明,本文设计的SAR成像处理方案及相关改进方法能够在FPGA硬件中正确实现,并满足SAR成像处理精度要求。
刘先强[3]（2021）在《基于RISC-V的五级流水线处理器的设计与研究》文中研究说明从超低功耗微控制器到大数据高性能计算,再到人工智能的异构计算,CPU均扮演着核心角色。不同的应用场景对CPU性能的要求各不相同,目前基于x86处理器架构的指令集复杂,投入成本高以及研发难度大等原因,使得其在嵌入式领域逐渐不在具有优势。而基于ARM指令集架构的处理器,虽然占据嵌入式处理器很大市场份额,但是其并非国产微处理器核心,授权受制于国外公司,在国产替代的战略要求下亟需用国产微处理器进行替代。公开指令集的RISC-V微处理器正是由于其低功耗、低研发难度、自主研发等优势,已逐渐得到嵌入式微处理器开发的认可和重视。本文设计主要通过对RISC-V指令集架构、E203处理器以及HBird-E200-SoC的研究,提出了基于RISC-V架构的五级流水处理器内核设计。在完成处理器内核设计的基础上,以Freedom-E310 SoC为参考,对于UART、SPI、GPIO、和I2C等外设模块充分利用和修改已有的IP,完成基于RISC-V的五级流水线处理器的SoC搭建;最后搭建仿真测试平台,对设计的处理器内核以及外设模块进行仿真测试,并将构建的SoC用FPGA进行了原型验证。首先针对处理器核的流水线设计,采用了经典的5级流水线架构,为了提高流水线的利用率,解决流水线产生的数据冒险问题以及访存操作所产生的暂停而造成性能降低。在“取指”单元设计中,指令寄存器采用了指令耦合寄存器设计,保证了“快速”取指,同时采用分支预测设计,有效避免了条件跳转指令造成的流水线冲刷而带来的性能丢失;“执行”单元针对流水线存在的WAW和RAW两种数据相关性而设计了旁路电路模块;“访存”单元设计增加访存控制信号,判断是否需要暂停,从而提高硬件模块的利用率和吞吐率。仿真测试平台首先对处理器核进行了仿真测试,根据指令集架构中的各指令编写汇编测试程序,对处理器核进行功能测试;然后对SoC中各外设模块进行了仿真,根据不同外设的功能和时序特点编写不同的测试代码,完成对各外设模块的仿真和测试,以确保其功能的完整;最后基于Xilinx ARTY A7 FPGA开发板,将设计的SoC用Vivado工具进行原型验证。
于勇[4]（2021）在《基于嵌入式的少模光时域反射仪研究》文中研究表明随着信息技术的高速发展,各行各业对带宽的需求越来越高。因为香农极限定理限制着基于单模光纤的光通信网络容量上限,迫切需求革命性的新技术解决当前网络容量挑战。一种以少模光纤为传播媒介的模分复用技术应运而生,该技术采用相互正交的空间模式作为互不影响的传播通道,能够提高光通信系统容量。然而,少模光纤中独有的损伤特性如模式相关损耗、模式耦合、差分模式群时延会影响模分复用技术的传输能力,降低模分复用系统的传输距离;此外,不同空间模式的传输特性存在差别,而且空间模式之间又会因串扰问题相互影响,这导致检测少模光纤的链路故障状况要难于单模光纤。因而,研究少模光纤的损伤测量技术与光纤故障检测技术尤为重要。这对于优化少模光纤结构、为模分复用系统损伤补偿提供数据支持,提高光通信系统传输能力等方面十分重要。目前主流的少模光纤损伤检测技术有脉冲响应技术、波长扫描干涉技术和背向瑞利散射测量技术。本文依据背向瑞利散射测量技术研制出一种基于嵌入式的少模光时域反射仪,其原理为利用光脉冲在传输过程中发生的背向瑞利散射效应获得光纤损伤与光纤结构参数。本文在理论分析空间模式正交性与少模光纤背向瑞利散射特性的基础上,分别搭建了嵌入式少模光时域反射仪的硬件平台、研发了嵌入式少模光时域反射仪的人机交互软件,并针对6模光纤与3模光纤进行测量,分析了嵌入式少模光时域反射仪的动态范围、空间分辨率等指标,并验证了少模光时域反射仪在故障定位与测量模式耦合、差分模式群时延与模式相关损耗的性能。本文的主要内容与创新点包括如下:1.针对少模光时域反射仪需要满足测量不同空间模式传输特性的问题,本文搭建一种光子灯笼+少模环形器的光纤故障检测系统,利用光子灯笼实现模式复用器和模式解复用器,最终通过实验证明该系统能够激发少模光纤中的多种空间模式,并分离少模光纤中的不同空间模式,为后续的少模光纤损伤检测与链路故障诊断奠定基础。2.针对少模光纤损伤检测独有的模式相关损耗、模式耦合、差分模式群时延。本文首先建立基于少模光纤的背向瑞利散射理论模型,然后通过对少模光纤损伤产生机理的深入研究,理论推导出少模光纤模式相关损耗、模式耦合与背向瑞利散射曲线斜率的关系式,进而得到上述损伤参数的检测结果,而差分模式群时延则采用时间飞行法获得。最终通过实验证明该系统可以达到测量目的,实现了少模光时域反射仪满足多模式、多参量测量的设计初衷。3.针对光纤链路故障诊断过程中,因噪声而引起的故障点误判问题,本文使用卡尔曼滤波算法去除测量数据中的噪声。通过仿真与最终实验结果显示该算法能够保持测量曲线原有变换趋势的情况下,使曲线变得平滑,进而提高少模光时域反射仪的故障诊断精确度。4.针对目前少模光时域反射仪体积大、功耗大、成本高等问题。本文使用嵌入式设备作为少模光时域反射仪的数据处理与人机交互平台。具体型号为Xilinx公司的Zynq-7000 SOC硬件平台,最终实验结果表明嵌入式设备能够满足设计需求,且更具便携性。
刘媛媛[5]（2020）在《基于ATE的高性能FPGA测试方法研究》文中研究指明现场可编程门阵列（Field Programmable Gate Array,FPGA）由于其体积小,能耗低,性能高和可反复编程等优点成为电子系统设计的主流芯片。随着芯片复杂度和集成度越来越高,对电子元器件的可靠性试验和筛选的要求也越来越高,FPGA的测试需求变得尤为迫切。因此在保证测试覆盖率的基础上,减少配置次数,降低测试成本,提供一套完善的FPGA测试方法和测试流程具有重要的应用价值。本论文对Xilinx FPGA的测试方法展开研究,论文的主要内容分为以下三个方面。按功能结构的不同采用分治法的思想将FPGA划分为三个模块。采用一维阵列法的思想对可编程逻辑器件（Configurable Logic Block,CLB）进行测试方法设计,对其中的查找表（Look Up Table,LUT）资源测试方法加以改进,采用区域划分的方式设计物理约束文件,能有效减少约束文件的编写时间,准确地进行故障定位,提高故障检测率。可编程输入输出接口（I/O Block,IOB）采用设置双向端口的方式进行测试方法设计,一次测试图形的配置可实现IOB端口双向传输功能的测试。可编程互连资源（Interconnect Resource,IR）采用确定性布线方法进行测试。本论文通过配置图形设计与仿真进行了各模块资源的功能测试,验证了测试方法的可行性。设计开发了一款通用型矩阵接口板HSCV256＿Euro Pin＿V3,通过添加矩阵切换电路解决了FPGA芯片测试中遇到的多电源测试、芯片管脚定义多样性等问题,实现了不同测试任务的兼容,为FPGA芯片测试提供外围硬件支持。以国产自动测试设备BC3192EX为ATE（Automatic Test Equipment）测试平台。配置测试图形,编写测试程序,通过上机实验完成了芯片的功能测试和参数测试,验证了FPGA测试方法的可行性。本论文研究的测试方法具有通用性,可作为Xilinx FPGA测试方案的开发模板,提供了一套完善的FPGA测试方法和测试流程。
易晟[6]（2020）在《FPGA在线演化自修复方法研究》文中研究表明随着电子技术的集成度越来越高和科技的逐渐进步,在太空、深海等环境下工作的电子信息系统也具有了更多功能。但是在这类极端环境下,系统难免会遇到各种各类的故障与错误,如何去排除并且修复这些故障一直是系统上比较棘手的问题。传统的修复方法有很大的局限性,一方面太浪费资源,另一方面效果不能满足要求,所以需要一种高效可行的自修复方法来应用于极端条件的电子信息系统。演化硬件作为一个正在发展的技术在处理故障修复这方面有很大的发展空间,使用微处理器加可编程逻辑区的搭配让系统能够保证功能的同时也可以有很强的可靠性。在可编程逻辑区使用动态部分重配置技术（DPR）使得演化的效率更高,能耗也更小,本文研究在DPR技术的基础上使用遗传算法修复可编程逻辑硬件故障,主要研究内容如下:首先,研究硬件在结构上与生物组织的相似性,通过研究生物系统内的自修复方法,进而对硬件的自修复进行了类比,提出了硬件组织层面上的自修复方法,并且通过DPR技术对可编程逻辑资源的修复进行了可行性的分析,提出硬件自修复的方法。其次,采用Zynq-7000系列的So C作为系统的实验验证平台,设计开发了自修复演化硬件系统。作为自修复设计不可缺少的部分,对系统内的可编程逻辑区的静态资源、动态资源进行分配,并且对配置文件的配置方法进行了选择,同时对储存模块进行了配置,详细阐述了故障注入模块和修复演化运算模块的设计与实现过程,对于极端条件可能存在的辐射造成的部分故障能够进行自修复。最后,是通过实验的验证部分。先用仿真验证了自修复系统的可行性;之后通过板级实验验证了自修复演化硬件系统的可靠性和可移植性。通过数据分析证明了本系统能够达到预期目标,完成预期要求的功能。
闵薏霖[7]（2020）在《基于FPGA的Caffe深度学习架构实现与验证》文中指出深度学习（Deep Learning,DL）算法作为现代人工智能领域的重要分支,已被广泛应用于模式识别、自然语言处理、机器视觉诸多项目的实现,具有很高的科研价值。卷积神经网络（Convolutional Neural Network,CNN）是一种基于生物大脑视觉皮质原理,以高度分类和识别准确率着称的深度学习算法,Caffe是第一个工业级深度学习架构。现场可编程门阵列（Field Programmable Gate Array,FPGA）在对卷积神经网络进行有效计算方面显示出良好的优越性,这是因为卷积神经网络中存在的大量并行运算。目前,出现了大量在FPGA上针对卷积神经网络的开发工作,这是因为FPGA具备的低功耗性,可定制、可编程的结构和其在并行运算上体现出来的卓越性能。但是,目前多数的深度学习架构均不具备除满足于CPU（Central Processing Unit）和GPU（Graphics Processing Unit）计算设备的通用基础配置,这使得在FPGA上进行深度学习的难度大大增加,设计人员必须针对每个模型进行新的设计和实施,测试网络的正确性和进行性能优化,而无法简单利用现有工作。卷积神经网络是计算密集型算法,这尤其体现在卷积层存在的大量乘加运算中,乘加运算是影响算法整体效率的重要因素,这促使研究人员努力减少卷积层中必需的运算量。目前,很多研究成果已经显着改善了卷积神经网络的GPU实现性能,这表现在其进行分类和训练的时间缩短上。通过这些改进,许多深度学习框架都可用于在CPU和GPU上实现加速卷积,但鲜有针对FPGA的加速卷积实现。在此背景下,本文首先对卷积神经网络中的并行性和Open CL中的并行性进行了分析,主要包括了卷积运算本身的并行性、滤波器并行性,Open CL中的计算单元复制优化策略、数据并行优化策略、任务并行优化策略等。其次,本文对Winogard卷积算法的FPGA实现进行了分析,并描述了对Winograd卷积的优化,从理论上验证了该算法可以有效减少对FPGA片上各项资源的消耗。再次,本文设计采用FPGA作为加速设备实施运算加速,而将CPU作为主机实施控制,采用PCIe接口实现主机与FPGA的通信,在异构平台上实现卷积神经网络。最后,本文设计了深度学习框架Caffe的修改版本,该版本的Caffe带有FPGA支持,这样就可以使用FPGA实现基于Caffe编写的卷积神经网络模型,并且可以在必要时灵活地对FPGA设备进行重新编程,实现主机与设备之间的无缝内存事务处理,构建易于使用的测试平台,创建管道层以实现层间通信等。本文在Xilinx SDAccel开发环境下验证了该项目的实施,搭建了基于FPGA的Winograd卷积引擎,并展示了FPGA层可以与运行在主机处理器上的其他层一起使用,以运行几种流行的卷积神经网络。结果表明,本次实现在统一步长的3×3大小的卷积核层中实现了53 GFLOPS。本实现是针对Caffe深度学习架构的FPGA整体实现,包括有对框架的改编,对Caffe Brew选项的添加（OCL）,存储同步化,增强存储标志位等,而不是针对某一个特定卷积神经网络的实现。
易文博[8]（2020）在《基于Zynq-7000的数字存储示波器系统研究与实现》文中指出数字存储示波器（Digital Storage Oscilloscope,DSO）作为常见的电子测量仪器,其本质是采用模数转换器（Analog to Digital Converter,ADC）,完成对模拟信号采集、存储和重构的一种数字化图形显示设备。随着对模拟信号采样率和分辨率需求的提升,数据传输的带宽、样点存储的容量以及波形重构的速度成为提升DSO综合性能的重要研究方向。然而,提升系统性能往往是以提高系统功耗、增加系统体积为代价,采用高集成度的Zynq-7000异构处理平台作为DSO系统的主控核心,能有效地解决DSO系统性能与功耗、便携性之间的矛盾,具有较强的工程应用价值和一定的学术研究意义。本文主要研究内容及成果具体如下:1.根据DSO的基本原理和架构,通过分析DSO系统的数据流走向和多时钟域,将系统的硬件划分为数据采集、大容量存储和液晶显示控制三个子系统,并提出了一种以Zynq-7000异构处理器为核心,快速、灵活的DSO系统软硬件协同设计方法。2.研究和分析了ADC采集数据的工作原理和机制。结合Zynq-7000平台可扩展性强的特点,论述了并行CMOS接口ADC、串/并行低压差分（Low-Voltage Differential Signaling,LVDS）接口ADC以及多片ADC级联结构的数据采集方法,提出了基于Zynq-7000处理器的通用数据采集传输方案。3.通过分析Zynq-7000高速随机数据存储方式,结合处理器与可编程逻辑之间高带宽通信的优势,创新采用片上级联小容量先进先出（First Input First Output,FIFO）存储器的方法,将传统的环形数据存储结构改进并移植到异构处理器上,实现了大容量数据存储与传输接口。4.采用软知识产权集成（Intellectual Property Integrator,IPI）的设计方法,设计了轻量级液晶显示控制器架构。首次在Zynq-7000异构系统上成功部署结合了Free RTOS实时操作系统和u C/GUI用户图形接口的软件系统,分析并完成了数据传输类任务、控制类任务、存储类任务和波形显示类任务的划分、功能实现以及各个任务之间的通信,提出了一种与硬件耦合度较低的数字存储示波器系统软件设计方法。本文最后以60M每秒采样次数（Sample Per Second,SPS）的并行传输接口ADC为例,通过对测量电路、软件程序的改进和整机系统测试,实现了频率参数测量误差优于10-6,电压参数测量误差优于4%,样点存储深度达到32Mpts,液晶显示速度达到90帧/秒,整机功耗小于10W的DSO系统。本课题研究结果展现了对高速、大带宽混合信号实现的一种异构嵌入式信号处理显示系统,具备高性能、低功耗、强可扩展性和低物料成本的优势。
郝祥和[9]（2020）在《基于嵌入式便携频谱仪的设计与研制》文中研究表明随着5G的全球商用时代的到来,频谱资源作为重要的战略资源也越来越被国家重视。军用或者民用设备的逐年增多,无线电频谱资源的需求和其本身的有限性之间的矛盾愈发显现。某些不法分子非法利用频谱资源牟利,危害国家社会安全。因此为了科学化管理频谱资源,提高频谱利用率,打击违法行为,提高频谱监测能力的必要性不言而喻。同时电子设备智能化、微型化的趋势已然形成,对于电子设备的性能和集成度提出了更高的要求。因此设计开发便携式的频谱监测分析设备具有重要意义。针对以上问题,本文开展了基于嵌入式片上系统平台的便携式的频谱仪的系统设计研究,研究内容包括了频谱分析的理论基础,整个系统的总体设计,频谱分析软件的功能实现和最终的测试与验证。本文的具体工作如下:对于频谱仪系统的总体设计,从功能需求入手,比较超外差式接收机架构和零中频接收机架构的优劣,设计了基于Zynq嵌入式平台和AD9371射频收发器结合的系统硬件结构。针对本文的设计需求,实现Zynq的嵌入式Linux开发环境的搭建。同时利用ADI公司提供的Libiio库编程设计实现了对AD9371的配置使用。对频谱监测分析工作进行了理论研究,重点研究了信号的各种时频分析方法和常见数字信号的解调方式。通过matlab仿真验证方法的正确性,为后续工程中的功能实现打下理论基础。完成了频谱仪的图形应用软件的设计与实现。本文采用QT平台实现了对应用软件的编写,主要介绍模块化的软件设计其中包括信号处理模块,图形显示模块,数据存储模块,数据通信模块。本应用软件实现了时频图像、瀑布图的实时显示,上位机与底层硬件的网络通信,信号的解调分析,数据的存储读取等功能。也利用了多线程的手段加速了软件的运行效率。最后本文对整个系统的功能进行了测试与验证,保证了系统的基本功能的正确性和可靠性。
宋凤博[10]（2019）在《基于MPSoC的弹载雷达信号处理机系统设计与开发》文中指出随着集成电路制造工艺的不断进步,使得SoC技术逐渐被越来越多的人所关注,同时SoC技术的发展也为雷达信号处理领域的工程化带来了新的机遇和挑战。本文以基于MPSoC的弹载雷达信号处理机系统设计与开发为主要研究内容,结合Xilinx公司第二代全可编程Zynq UltraScale+MPSoC系列芯片的性能优势,提出了雷达信号处理机硬件平台的单芯片架构设计方案,保证了信号处理机满足小型化、低功耗和高可靠性的设计要求,同时实现了多种工作模式和发射波形参数下的复杂MPSoC信号处理设计,并完成了对该系统整机的全面测试与验证以及性能分析等工作。首先本文详细介绍了Zynq UltraScale+MPSoC系列芯片的内部资源,通过与目前主流的硬件平台架构进行对比,根据系统对处理性能的需求选择ZU9EG芯片作为核心处理器,并围绕该芯片设计出单芯片架构的硬件平台。本硬件平台具有片上资源丰富、可扩展性强、高速接口种类多、稳定性高和系统功耗低等特点,同时通过外挂大量的存储器芯片,以满足该系统对大数据量和复杂算法的处理要求。其次详细介绍了雷达信号处理机系统的总体设计以及算法实现过程。为了满足复杂战场环境下的探测任务,本雷达信号处理机具有多种工作模式和发射波形,并且每种工作模式下的处理流程是不同的,实际工作过程中需要灵活的配置系统的工作状态和参数。由于本系统是基于MPSoC进行设计,因此需要对系统各模块进行合理的软硬件划分,选择合适的开发环境和设计流程才能发挥主控制器最佳的性能优势。同时为了保证雷达信号处理机的内部以及与其他分系统能够实现稳定、高速的通信,本系统在设计时根据不同处理阶段的特点采用了多种通信协议,充分利用硬件平台的资源优势以提高系统处理速度。本信号处理机系统涉及多种处理算法,论文中仅对可编程逻辑部分实现的算法进行介绍,并将重点放在算法的硬件实现上。最后根据实际需求,通过搭建半实物仿真测试系统对本雷达信号处理机进行了全面的测试。其中,制定的系统测试验证方案主要包括两个方面,一方面对信号处理算法进行了硬件功能验证,并与MATLAB理论仿真结果进行对比,保证算法的处理性能满足设计要求;另一方面对信号处理机整体流程的硬件实现结果进行了验证,同时介绍了验证过程中涉及到的上位机软件、回波模拟器和仿真参数,通过对不同参数的检测结果进行分析,验证了系统功能的正确性。论文最后对基于MPSoC设计的信号处理机系统的资源占用、功耗和实时性进行了总结,体现出本系统设计的优势。
二、Xilinx公司推出高度模块化的ASMBL架构（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Xilinx公司推出高度模块化的ASMBL架构（论文提纲范文）
（1）基于可见光的无线通信收发链路设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 可见光研究背景与意义 |
| 1.2 可见光通信国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 白光LED的 VLC实用设计挑战 |
| 1.4 论文研究内容与组织结构 |
| 第二章 系统链路整体方案设计 |
| 2.1 链路方案设计思想 |
| 2.2 链路总体方案设计 |
| 第三章 可见光通信光路研究 |
| 3.1 LED器件选型与特性实测研究 |
| 3.1.1 发光LED选型 |
| 3.1.2 LED特性及实测研究 |
| 3.2 光电二极管器件选型与特性研究 |
| 3.2.1 光电二极管选型 |
| 3.2.2 PIN光电二极管特性研究 |
| 3.3 视距传输信道特性与优化 |
| 3.4 本章小结 |
| 第四章 线性模拟收发链路设计与实现 |
| 4.1 模拟链路方案设计 |
| 4.2 LED线性驱动电路 |
| 4.2.1 LED线性驱动电路设计 |
| 4.2.2 LED线性驱动电路测试 |
| 4.3 光电接收电路 |
| 4.3.1 光电接收电路参数设计 |
| 4.3.2 光电接收电路仿真 |
| 4.3.3 PCB设计 |
| 4.4 LC低通滤波电路 |
| 4.4.1 滤波电路设计与参数计算 |
| 4.4.2 nH级线绕电感制作与实测 |
| 4.4.3 滤波电路测试 |
| 4.5 桥T均衡电路 |
| 4.6 线性放大电路 |
| 4.7 电源模块设计 |
| 4.8 本章小结 |
| 第五章 软件定义数字链路设计与实现 |
| 5.1 数字链路实现平台与方案设计 |
| 5.1.1 数字链路实现平台 |
| 5.1.2 数字链路方案设计与实现 |
| 5.2 关键技术实现 |
| 5.2.1 系统时钟设计 |
| 5.2.2 SPI功能配置 |
| 5.3 高速ADC和 DAC设计与实现 |
| 5.3.1 高速DAC设计 |
| 5.3.2 高速ADC设计 |
| 5.4 链路优化设计 |
| 5.4.1 跨时钟域处理 |
| 5.4.2 时序约束 |
| 5.5 本章小结 |
| 第六章 系统收发链路测试 |
| 6.1 模拟链路测试 |
| 6.1.1 光传输信道测试 |
| 6.1.2 补偿后模拟链路测试 |
| 6.2 数字链路测试 |
| 6.2.1 数字接收链路测试 |
| 6.2.2 数字发射链路测试 |
| 6.2.3 自回环测试 |
| 6.2.4 测试小结 |
| 6.3 系统测试 |
| 6.3.1 应用场景背景光噪声测试方法 |
| 6.3.2 系统传输测试 |
| 6.4 本章小结 |
| 第七章 总结与展望 |
| 7.1 本文总结 |
| 7.2 下一步展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（2）基于FPGA的雷达地面目标SAR成像方法研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究目的及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文研究内容 |
| 第二章 SAR成像理论及算法研究 |
| 2.1 SAR成像理论 |
| 2.1.1 SAR成像原理 |
| 2.1.2 SAR成像性能指标 |
| 2.1.3 SAR回波信号处理技术 |
| 2.2 地面点目标成像模型建立 |
| 2.2.1 SAR回波信号模型建立 |
| 2.2.2 SAR成像模型参数设置 |
| 2.2.3 SAR回波数据生成 |
| 2.3 SAR成像算法研究及仿真结果对比 |
| 2.3.1 RD算法 |
| 2.3.2 改进RD算法 |
| 2.3.3 CS算法 |
| 2.4 算法选择及频率分析方法改进 |
| 2.4.1 基于FPGA的SAR成像算法选择 |
| 2.4.2 频率分析方法改进 |
| 2.5 本章小结 |
| 第三章 基于FPGA的SAR成像方案设计 |
| 3.1 方案设计 |
| 3.1.1 基于FPGA的SAR成像方案 |
| 3.1.2 预期技术指标 |
| 3.2 预处理模块设计 |
| 3.2.1 AD采样控制模块设计 |
| 3.2.2 数字下变频模块设计 |
| 3.3 基于FPGA的RD算法模块设计 |
| 3.3.1 RD算法模块设计 |
| 3.3.2 脉冲压缩模块的FPGA设计 |
| 3.3.3 距离徙动校正模块设计 |
| 3.4 基于CZT的脉冲压缩模块改进设计 |
| 3.5 本章小结 |
| 第四章 基于FPGA的SAR成像方法实现 |
| 4.1 FPGA仿真验证平台简介 |
| 4.2 基于FPGA的AD采样控制模块实现 |
| 4.3 数字下变频模块实现 |
| 4.3.1 两路正交信号产生 |
| 4.3.2 抽取滤波模块实现 |
| 4.3.3 低通滤波器实现 |
| 4.3.4 数字下变频模块全程仿真结果 |
| 4.4 距离向脉冲压缩模块实现 |
| 4.4.1 基于FPGA的FFT模块实现 |
| 4.4.2 复数乘法器模块搭建 |
| 4.4.3 IFFT计算模块实现 |
| 4.4.4 距离向脉冲压缩模块仿真结果分析 |
| 4.5 距离徙动校正模块实现 |
| 4.6 方位向脉冲压缩模块实现 |
| 4.7 基于FPGA的CZT模块实现 |
| 4.7.1 基于CZT的回波信号时频转换 |
| 4.7.2 FFT与CZT的脉冲压缩结果对比 |
| 4.8 本章小结 |
| 第五章 总结与展望 |
| 5.1 研究内容及成果 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读学位期间参加科研情况及获得的学术成果 |
（3）基于RISC-V的五级流水线处理器的设计与研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要内容与结构安排 |
| 第2章 RISC-V处理器相关研究 |
| 2.1 指令集架构概述 |
| 2.1.1 处理器设计技术的概述 |
| 2.1.2 CISC与RISC指令集 |
| 2.1.3 RISC-V指令集 |
| 2.2 RISC-V内核简介 |
| 2.2.1 流水线架构 |
| 2.2.2 分支预测 |
| 2.2.3 流水线中的冒险 |
| 2.3 总线协议概述 |
| 2.3.1 AXI与AHB总线协议 |
| 2.3.2 ICB总线协议 |
| 第3章 RISC-V处理器核5级流水线的研究与设计 |
| 3.1 总体设计思路 |
| 3.1.1 五级流水线的冒险处理 |
| 3.2 流水线设计 |
| 3.2.1 取指 |
| 3.2.2 译码 |
| 3.2.3 执行 |
| 3.2.4 写回 |
| 3.2.5 访存以及存储系统 |
| 3.3 异常处理机制 |
| 3.4 硬件实现 |
| 第4章 基于RISC-V的SoC设计与实现 |
| 4.1 五级流水线SoC设计概述 |
| 4.2 UART |
| 4.2.1 UART通信协议 |
| 4.2.2 UART模块的设计和实现 |
| 4.3 SPI |
| 4.3.1 SPI通信协议 |
| 4.3.2 SPI模块的设计和实现 |
| 4.4 I~2C |
| 4.4.1 I~2C总线协议 |
| 4.4.2 I~2C模块的设计和实现 |
| 4.5 GPIO |
| 第5章 基于RISC-V的SoC平台验证 |
| 5.1 仿真以及编译平台搭建 |
| 5.2 CPU仿真测试 |
| 5.3 UART的仿真与测试 |
| 5.4 GPIO仿真与测试 |
| 5.5 QSPI仿真与测试 |
| 5.6 I~2C仿真与测试 |
| 5.7 基于五级流水处理器SoC的FPGA原型验证 |
| 5.7.1 建立项目工程 |
| 5.7.2 搭建完整的FPGA原型平台 |
| 第6章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 学位论文评阅及答辩情况表 |
（4）基于嵌入式的少模光时域反射仪研究（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 论文的研究意义及背景 |
| 1.2 国内外研究现状 |
| 1.2.1 少模光纤的发展现状 |
| 1.2.2 光时域反射仪的发展现状 |
| 1.3 论文的主要内容和结构 |
| 第2章 少模光时域反射仪的基本原理 |
| 2.1 少模光纤的传输特性 |
| 2.1.1 光纤的分类 |
| 2.1.2 少模光纤模式 |
| 2.1.3 模式正交性 |
| 2.2 少模光纤背向瑞利散射 |
| 2.2.1 瑞利散射与菲涅尔反射 |
| 2.2.2 少模光纤的背向瑞利散射 |
| 2.3 少模光时域反射仪技术 |
| 2.3.1 少模光时域反射仪测量原理 |
| 2.3.2 少模光时域反射仪主要参数 |
| 2.4 本章小结 |
| 第3章 嵌入式少模光时域反射仪硬件系统设计 |
| 3.1 嵌入式少模光时域反射仪硬件结构设计 |
| 3.2 嵌入式少模光时域反射仪硬件平台 |
| 3.2.1 嵌入式系统概述 |
| 3.2.2 嵌入式处理器选择 |
| 3.2.3 Zynq-7000 系列平台框架 |
| 3.3 嵌入式硬件平台工程搭建 |
| 3.3.1 Zynq芯片的配置 |
| 3.3.2 系统整体配置 |
| 3.4 本章小结 |
| 第4章 嵌入式少模光时域反射仪软件系统设计 |
| 4.1 嵌入式操作系统 |
| 4.1.1 嵌入式操作系统概述 |
| 4.1.2 嵌入式操作系统的选择 |
| 4.2 Linux操作系统的开发环境搭建 |
| 4.2.1 交叉编译工具链的搭建 |
| 4.2.2 Qt集成开发环境的搭建 |
| 4.3 Linux操作系统的移植 |
| 4.3.1 Zynq-7000 Soc启动过程 |
| 4.3.2 UBOOT的配置 |
| 4.3.3 Kernel的配置 |
| 4.3.4 根文件系统的配置 |
| 4.4 基于卡尔曼滤波算法的滤波处理 |
| 4.5 嵌入式少模光时域反射仪应用软件设计 |
| 4.5.1 软件开发平台的选择 |
| 4.5.2 嵌入式少模光纤光时域反射仪软件结构 |
| 4.5.3 参数设置模块 |
| 4.5.4 数据处理模块 |
| 4.6 本章小结 |
| 第5章 嵌入式少模光时域反射仪的测试与结果分析 |
| 5.1 嵌入式少模光时域反射仪测试系统 |
| 5.2 嵌入式少模光时域反射仪性能指标 |
| 5.2.1 空间分辨率 |
| 5.2.2 动态范围 |
| 5.3 嵌入式少模光时域反射仪测试结果 |
| 5.3.1 脉冲宽度对测试曲线的影响 |
| 5.3.2 卡尔曼滤波算法对测试曲线的影响 |
| 5.3.3 故障定位测试 |
| 5.3.4 模式相关损耗、模式耦合与差分模式群时延测试 |
| 5.4 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 作者简介及在攻读硕士期间取得的科研成果 |
| 致谢 |
（5）基于ATE的高性能FPGA测试方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 FPGA测试技术发展现状 |
| 1.3 FPGA测试分类 |
| 1.4 研究内容与组织结构 |
| 1.4.1 研究内容 |
| 1.4.2 论文组织结构 |
| 第2章 FPGA器件结构分析与故障分类 |
| 2.1 FPGA器件结构分析 |
| 2.1.1 逻辑资源CLB结构 |
| 2.1.2 输入/输出模块IOB结构 |
| 2.1.3 互连资源IR结构 |
| 2.2 FPGA器件故障分类 |
| 2.2.1 逻辑资源CLB故障 |
| 2.2.2 输入/输出模块IOB故障 |
| 2.2.3 互连资源IR故障 |
| 2.3 本章小结 |
| 第3章 FPGA器件测试方案总体设计 |
| 3.1 逻辑资源CLB测试 |
| 3.1.1 查找表LUT测试方法设计与仿真 |
| 3.1.2 触发器Flip Flop测试方法验证与仿真 |
| 3.1.3 快速进位逻辑Carry Logic测试方法验证与仿真 |
| 3.2 输入/输出模块IOB测试 |
| 3.2.1 IOB模块测试方法设计与仿真 |
| 3.3 互连资源IR测试 |
| 3.3.1 互连资源IR测试方法验证 |
| 3.4 本章小结 |
| 第4章 基于BC3192EX的 ATE测试系统 |
| 4.1 BC3192EX测试系统 |
| 4.1.1 系统硬件 |
| 4.1.2 系统软件 |
| 4.2 芯片测试通用接口板设计 |
| 4.3 本章小结 |
| 第5章 基于ATE测试系统的FPGA测试方法验证 |
| 5.1 FPGA测试方法验证 |
| 5.1.1 测试流程 |
| 5.1.2 测试结果分析 |
| 5.2 本章小结 |
| 第6章 结论与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录 A |
| 在学期间的研究成果 |
| 致谢 |
（6）FPGA在线演化自修复方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状及分析 |
| 1.2.1 演化硬件和动态部分重构技术的研究概况 |
| 1.2.2 硬件修复技术的研究概况 |
| 1.3 本文的主要研究内容 |
| 第2章 硬件自修复理论研究 |
| 2.1 故障成因与分析 |
| 2.1.1 空间辐射因素研究 |
| 2.1.2 其余故障类型探究 |
| 2.1.3 常规容错方法研究 |
| 2.2 改进演化算法研究 |
| 2.2.1 遗传演化算法基本原理 |
| 2.2.2 遗传演化算法存在的问题 |
| 2.2.3 适用于自修复系统的算法改进 |
| 2.3 在线自修复演化原理 |
| 2.3.1 生物自修复基本理论 |
| 2.3.2 FPGA结构及其动态局部重配置 |
| 2.3.3 在线自修复基本原理 |
| 2.4 本章小结 |
| 第3章 在线自修复演化硬件系统方案设计 |
| 3.1 总体方案设计 |
| 3.2 系统平台的构建 |
| 3.2.1 自修复系统的开发流程 |
| 3.2.2 自修复系统的演化工作流程 |
| 3.3 可编程逻辑区设计 |
| 3.3.1 PL与可重配置区设计 |
| 3.3.2 动态部分可重构的配置方法 |
| 3.4 通讯与储存模块设计 |
| 3.4.1 PS与PL通讯和中央互联 |
| 3.4.2 SD卡与DDR部分设计 |
| 3.5 本章小结 |
| 第4章 自修复内核与功能设计 |
| 4.1 故障注入方法研究 |
| 4.1.1 软故障注入方法研究 |
| 4.1.2 硬故障注入方法研究 |
| 4.2 自修复内核设计 |
| 4.2.1 编码方案 |
| 4.2.2 适应度计算与种群选择 |
| 4.2.3 算法IP核设计 |
| 4.3 本章小结 |
| 第5章 实验验证与结果分析 |
| 5.1 仿真验证与分析 |
| 5.2 系统性能验证与分析 |
| 5.2.1 系统实验平台验证 |
| 5.2.2 系统实验的结果分析 |
| 5.3 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（7）基于FPGA的Caffe深度学习架构实现与验证（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要工作内容 |
| 1.4 论文的组织结构 |
| 第二章 相关技术研究 |
| 2.1 人工神经网络 |
| 2.2 深度学习及卷积神经网络 |
| 2.3 Caffe深度学习架构 |
| 2.3.1 架构概述 |
| 2.3.2 Caffe策略 |
| 2.3.3 Caffe应用场景和案例 |
| 2.4 FPGA现场可编程门阵列 |
| 2.5 本章小结 |
| 第三章 卷积神经网络中的并行化分析 |
| 3.1 卷积神经网络中的并行性分析 |
| 3.1.1 卷积运算的并行性分析 |
| 3.1.2 卷积神经网络层内并行性分析 |
| 3.1.3 特征图内部并行性分析 |
| 3.2 Open CL异构平台中的并行性研究 |
| 3.2.1 数据并行模式 |
| 3.2.2 数据并行优化策略 |
| 3.2.3 任务并行优化策略 |
| 3.3 本章小结 |
| 第四章 基于FPGA的加速卷积算法设计 |
| 4.1 FFT卷积策略 |
| 4.1.1 基于FFT的快速卷积算法 |
| 4.1.2 一种优化的FFT快速卷积算法OVA |
| 4.1.3 计算量与存储空间对比 |
| 4.2 Winograd卷积策略 |
| 4.2.1 Winograd卷积算法 |
| 4.2.2 Winogard卷积FPGA实现设计要素 |
| 4.3 基于FPGA的 Winograd算法实施 |
| 4.3.1 输入阶段 |
| 4.3.2 计算阶段 |
| 4.3.3 输出阶段 |
| 4.4 本章小结 |
| 第五章 Caffe加速卷积神经网络的FPGA实现 |
| 5.1 实验平台和开发环境 |
| 5.1.1 ADM-PCIE-7V3 |
| 5.1.2 FPGA虚拟化 |
| 5.1.3 SDAccel开发环境 |
| 5.2 基于Caffe加速卷积神经网络的FPGA实现方案 |
| 5.2.1 基于SDAccel Open CL FPGA的通信模式 |
| 5.2.2 Open CL Brew选项 |
| 5.2.3 Open CL内存管理和同步设计 |
| 5.2.4 FPGA测试平台的构建 |
| 5.2.5 内核预编译与XCL层 |
| 5.2.6 管道层 |
| 5.3 实验结果与结论 |
| 5.3.1 Winograd算法的资源利用 |
| 5.3.2 FPGA Caffe基准测试结果 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（8）基于Zynq-7000的数字存储示波器系统研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 数字示波器国内外研究现状 |
| 1.2.2 基于ZYNQ平台示波器国内外研究现状 |
| 1.3 课题主要研究内容 |
| 1.4 论文组织结构 |
| 第2章 功能需求分析与总体方案研究 |
| 2.1 系统功能需求分析 |
| 2.1.1 需求分析 |
| 2.1.2 研究重点与实现难点 |
| 2.2 相关原理分析 |
| 2.2.1 采集系统基本原理 |
| 2.2.2 等精度测频原理与误差分析 |
| 2.3 器件选型 |
| 2.3.1 异构处理器选型 |
| 2.3.2 外围模块选型 |
| 2.4 软硬件总体方案研究与设计指标 |
| 2.4.1 操作系统方案分析 |
| 2.4.2 软硬件总体架构方案设计 |
| 2.4.3 系统参数指标定义 |
| 2.5 本章小结 |
| 第3章 数字存储示波器硬件系统设计 |
| 3.1 硬件总体架构分析 |
| 3.1.1 系统数据流分析 |
| 3.1.2 系统复位与时钟域分析 |
| 3.2 数据采集子系统研究与设计 |
| 3.2.1 FPGA数据采集接口逻辑设计与实现 |
| 3.2.2 多ADC结构的ZYNQ数据采集方案设计 |
| 3.2.3 基于ZYNQ的高速采样数据传输研究 |
| 3.3 大容量数据环形存储及传输结构 |
| 3.3.1 传统深存储方案分析 |
| 3.3.2 大容量数据深存储方案改进设计 |
| 3.3.3 基于双FIFO结构的触发传输设计与实现 |
| 3.4 液晶显示子系统研究与设计 |
| 3.4.1 触控接口设计 |
| 3.4.2 背光控制设计 |
| 3.4.3 轻量级液晶控制器设计方案研究 |
| 3.4.4 片内流化数据传输设计与实现 |
| 3.5 本章小结 |
| 第4章 数字存储示波器软件系统设计 |
| 4.1 软件开发环境与总体架构设计 |
| 4.1.1 开发环境及设计资源 |
| 4.1.2 系统软件设计架构 |
| 4.2 硬件抽象层接口驱动程序设计 |
| 4.2.1 基于AXI_Lite总线的通用接口驱动 |
| 4.2.2 高性能接口与Cache一致性问题研究 |
| 4.3 uC/GUI用户图形界面软件设计 |
| 4.3.1 示波器界面布局设计 |
| 4.3.2 图形接口像素填充与索引 |
| 4.3.3 帧缓存与SDRAM存储器 |
| 4.4 基于Free RTOS的系统软件设计 |
| 4.4.1 示波器功能划分与系统任务 |
| 4.4.2 任务间同步与通信功能实现 |
| 4.5 本章小结 |
| 第5章 系统测试与结果分析 |
| 5.1 测频电路改进与水平分辨率测试 |
| 5.2 垂直分辨率与数据采集功能测试 |
| 5.3 液晶显示子系统测试与优化 |
| 5.3.1 LCD控制器功能测试与驱动优化 |
| 5.3.2 液晶显示系统性能测试 |
| 5.4 功耗测试及综合性能对比 |
| 5.5 本章小结 |
| 第6章 总结与展望 |
| 6.1 主要工作总结 |
| 6.2 进一步工作展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间从事的科研工作及取得的成果 |
（9）基于嵌入式便携频谱仪的设计与研制（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 嵌入式系统的发展概括 |
| 1.2.2 便携式频谱仪的国内外发展 |
| 1.2.3 频谱监测的现状 |
| 1.3 主要研究内容和论文章节安排 |
| 第二章 频谱仪的系统设计方案与设计平台 |
| 2.1 功能需求与结构划分 |
| 2.2 射频接收机方案 |
| 2.2.1 超外差式接收机 |
| 2.2.2 零中频接收机 |
| 2.2.3 AD9371 |
| 2.3 综合处理平台方案 |
| 2.3.1 处理器方案对比 |
| 2.3.2 Zynq Soc |
| 2.4 射频接收链路设计 |
| 2.5 综合处理单元设计 |
| 2.5.1 AD9371 的接口模块 |
| 2.5.2 数据打包模块 |
| 2.5.3 DMA模块 |
| 2.5.4 Zynq处理器模块 |
| 2.6 系统总体结构 |
| 2.7 本章小结 |
| 第三章 频谱仪系统嵌入式软件实现 |
| 3.1 频谱仪的嵌入式软件设计 |
| 3.1.1 AD9371 的配置 |
| 3.1.2 移植linux操作系统 |
| 3.1.3 上位机软件 |
| 3.2 嵌入式Linux系统实现流程 |
| 3.2.1 交叉编译 |
| 3.2.2 BootLoader |
| 3.2.3 Petalinux移植操作系统具体流程 |
| 3.3 Libiio编写AD9371 控制 |
| 3.4 本章小结 |
| 第四章 频谱仪的上位机软件设计 |
| 4.1 上位机软件总体设计与功能 |
| 4.2 信号处理模块的设计 |
| 4.2.1 快速傅里叶变换模块 |
| 4.2.2 短时傅里叶变换模块 |
| 4.2.3 数字信号解调模块 |
| 4.3 显示控制模块的设计 |
| 4.3.1 时频图像的显示模块 |
| 4.3.2 瀑布图的显示模块 |
| 4.3.3 控制模块 |
| 4.4 数据读写模块设计 |
| 4.4.1 数据读取模块设计 |
| 4.4.2 数据保存模块设计 |
| 4.5 数据通信模块设计 |
| 4.5.1 上位机与下位机的通信模块设计 |
| 4.5.2 与其他功能模块的通信 |
| 4.6 本章小结 |
| 第五章 系统测试与验证 |
| 5.1 测试平台的搭建 |
| 5.2 嵌入式系统测试 |
| 5.2.1 系统内核移植 |
| 5.2.2 AD9371 设备及其控制程序 |
| 5.2.3 AD9371 控制程序测试 |
| 5.3 上位机软件功能测试 |
| 5.3.1 上位机显示功能 |
| 5.3.2 信号参数测试 |
| 5.3.3 信号解调功能测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
（10）基于MPSoC的弹载雷达信号处理机系统设计与开发（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景和意义 |
| 1.2 研究现状和发展趋势 |
| 1.3 论文内容安排 |
| 第二章 雷达信号处理机硬件平台设计 |
| 2.1 引言 |
| 2.2 Zynq Ultra Scale+MPSoC |
| 2.2.1 处理器系统(PS) |
| 2.2.2 可编程逻辑(PL) |
| 2.2.3 PS端和PL端互联 |
| 2.3 硬件平台架构对比 |
| 2.3.1 主流平台架构 |
| 2.3.2 新架构优势 |
| 2.4 信号处理机硬件平台设计 |
| 2.4.1 硬件平台简介 |
| 2.4.2 电源模块设计 |
| 2.4.3 时钟模块设计 |
| 2.4.4 ADC模块设计 |
| 2.4.5 存储器及外围接口设计 |
| 2.5 本章小结 |
| 第三章 基于MPSoC的弹载雷达信号处理系统设计 |
| 3.1 引言 |
| 3.2 系统总体方案 |
| 3.2.1 工作模式及流程 |
| 3.2.2 系统任务划分 |
| 3.2.3 系统组成 |
| 3.3 MPSoC总体设计 |
| 3.3.1 开发环境 |
| 3.3.2 MPSoC设计原则 |
| 3.3.3 MPSoC构建与开发 |
| 3.3.4 软硬件协同设计流程 |
| 3.3.5 启动引导 |
| 3.4 通信接口设计 |
| 3.4.1 DMA通信 |
| 3.4.2 中断系统 |
| 3.4.3 JESD204B接口 |
| 3.5 本章小结 |
| 第四章 基于ZYNQ的数字信号处理算法实现 |
| 4.1 引言 |
| 4.2 数字下变频 |
| 4.2.1 数字下变频算法原理 |
| 4.2.2 基于ZYNQ的数字下变频算法实现 |
| 4.3 脉冲压缩 |
| 4.3.1 脉冲压缩算法原理 |
| 4.3.2 基于ZYNQ的脉冲压缩算法实现 |
| 4.4 脉冲积累与合成 |
| 4.4.1 脉冲积累与合成算法原理 |
| 4.4.2 基于ZYNQ的脉冲积累与合成算法实现 |
| 4.5 一维距离成像 |
| 4.5.1 一维距离成像算法原理 |
| 4.5.2 基于ZYNQ的一维距离成像算法实现 |
| 4.6 本章小结 |
| 第五章 信号处理系统测试与验证 |
| 5.1 引言 |
| 5.2 硬件平台研制成果 |
| 5.3 系统测试验证方案 |
| 5.4 信号处理算法验证 |
| 5.4.1 数字下变频算法验证 |
| 5.4.2 脉冲压缩算法验证 |
| 5.4.3 脉冲积累与合成算法验证 |
| 5.4.4 一维距离成像算法验证 |
| 5.5 硬件平台整机测试 |
| 5.5.1 上位机软件 |
| 5.5.2 雷达回波模拟器 |
| 5.5.3 回波仿真参数设计 |
| 5.5.4 目标检测结果 |
| 5.6 MPSoC性能分析 |
| 5.6.1 资源占用 |
| 5.6.2 功耗分析 |
| 5.6.3 实时性分析 |
| 5.7 本章小结 |
| 结束语 |
| 参考文献 |
| 致谢 |
| 作者简介 |
四、Xilinx公司推出高度模块化的ASMBL架构（论文参考文献）
- [1]基于可见光的无线通信收发链路设计与实现[D]. 汪弈舟. 北方工业大学, 2021(09)
- [2]基于FPGA的雷达地面目标SAR成像方法研究[D]. 欧海峰. 西安石油大学, 2021(09)
- [3]基于RISC-V的五级流水线处理器的设计与研究[D]. 刘先强. 山东大学, 2021(12)
- [4]基于嵌入式的少模光时域反射仪研究[D]. 于勇. 吉林大学, 2021(01)
- [5]基于ATE的高性能FPGA测试方法研究[D]. 刘媛媛. 北方工业大学, 2020(02)
- [6]FPGA在线演化自修复方法研究[D]. 易晟. 哈尔滨工业大学, 2020(01)
- [7]基于FPGA的Caffe深度学习架构实现与验证[D]. 闵薏霖. 西安电子科技大学, 2020(05)
- [8]基于Zynq-7000的数字存储示波器系统研究与实现[D]. 易文博. 重庆邮电大学, 2020(02)
- [9]基于嵌入式便携频谱仪的设计与研制[D]. 郝祥和. 电子科技大学, 2020(07)
- [10]基于MPSoC的弹载雷达信号处理机系统设计与开发[D]. 宋凤博. 西安电子科技大学, 2019(02)