一、浅析计算机大容量安全存储的磁盘阵列技术（论文文献综述）
沈朝[1]（2020）在《铁路高清视频监控系统的应用研究》文中指出随着我国铁路事业的飞速发展,高铁建设里程、全国客运及货运总量等始终保持高速增长态势。为了保障铁路运输安全,加强业务全过程管理,广泛采用了视频监控系统对铁路各部门及运输线路进行全面监控,实现了客货运业务的24小时不间断监控,既确保了铁路运输生产的安全有序进行,也为广大旅客的生命财产安全提供了一份保障。传统铁路视频监控系统存在系统覆盖不全面、监控系统性能和功能不完善、不利于扩容改造等问题,设计和建设一个铁路高清视频监控系统是全行业面临的重要问题。论文结合上海铁路局车务视频监控系统项目,全面深入地研究了高清视频监控系统及其在铁路系统中的应用。论文首先对视频监控系统原理、发展及应用现状进行了简述,讨论并分析了其功能结构与关键技术。论文对铁路综合视频监控系统进行了全面介绍,详细分析了其组成结构、设备类型、高铁运营调度系统等。论文在对既有铁路视频监控系统全面分析基础上,结合视频技术的发展现状以及当前高清化使用需求,对铁路综合视频监控系统进行了全面的规划设计,以满足现代化铁路高速化、信息化、智能化、多元化等发展需要。论文结合上海铁路局车务视频监控系统实际项目,对项目需求进行了分析,对视频接入节点建设方案、视频存储方案、前端采集点建设方案等进行了分析讨论,实现了视频监控系统的全数字化处理,采用当前流行的云存储技术满足了海量存储和数据共享需求,全线采集点使用最新的IPC后具备PTZ功能,清晰度、灵敏度更加高,系统整体稳定度和可靠度大幅度提升。论文设计提出的建设方案经实际工程实施,全面达到了设计需求,满足了铁路系统运行和管理需求。
王进梁[2]（2020）在《分区加密的固态盘阵列验证和试验》文中认为独立冗余磁盘阵列（Redundant Arrays of Independent Disks,RAID）技术因其大容量、高性能、可容错等特点被广泛地应用于各种存储设备。随着存储技术的发展,固态硬盘（Solid State Drive,SSD）逐渐取代机械硬盘（Hard Disk Drive,HDD）成为磁盘阵列的成员磁盘。固态盘阵列会涉及到海量数据的读写操作,从而不可避免地会产生数据安全问题,因此对于安全存储的研究就显得尤为重要。本文设计了具有分区加密功能的固态盘阵列,可以实现用户身份的多重认证以及重要数据的加密存储。固态盘阵列分为公共分区和安全分区,公共分区存储普通数据,安全分区则以加密方式存储重要数据并且可以实现分区的隐藏,用户可以根据自身存储需求在对应分区存放数据。阵列的成员磁盘采用集成了安全加密引擎逻辑模块的固态硬盘,其主控芯片实现了对安全分区数据的实时加解密。用户只有通过身份认证之后才能操作安全分区,身份认证在用户密码认证方式下,对传输的密码进行AES算法加密,有效防止了非法拦截和窃取。固件通过加载不同的主引导记录（Master Boot Recorder,MBR）可以实现安全分区的隐藏与恢复。固件在下载和更新时,利用下载认证和加密传输的方式提升了其安全性。本文在Linux系统软RAID基础上,在MD（Multi-Disk）模块架构中新增了数据安全模块,用于实现数据的安全存储。在SCSI子系统中,主机通过SCSI通用驱动（SCSI Generic,sg）发送自定义的安全操作命令给设备,设备固件解析命令之后执行相应的操作,接着系统利用RAID超级块信息来获取阵列和成员磁盘的状态,以此判定操作的完成情况。阵列控制程序通过对MD模块工作流程的修改,实现了对固态盘阵列的管理。本文最后进行了功能和性能方面测试,结果显示所设计的分区加密固态盘阵列可以有效地保护数据安全,并在性能上有着较好的表现,基本上实现了预期目标。
何天宇[3]（2020）在《基于SATA端口多路器芯片的固件研究和实现》文中指出随着科技的进步,当今社会已进入飞速发展时代,人们对于数据存储的需求日益剧增。面对庞大又复杂的数据传输和存储问题,急需研究一款芯片可以实现大数据量的存储需求。对于一款芯片来说,固件尤其重要。固件（Firmware,FW）是写入可擦写可编程只读存储器（EPROM）或电可擦可编程只读存储器（EEPROM）中的程序。固件就是硬件设备的灵魂,一些硬件设备除了固件以外没有其它软件,因此固件决定了硬件设备的性能。本文在基于SATA端口多路器（Port Multiplier,PM）芯片的基础上提出了一种固件设计。本文首先从存储设备接口的历史背景和发展现状入手,选择了最成熟的SATA技术作为研究重点。接着对SATA接口以及协议进行了介绍和分析,还介绍了RAID（Redundant Arrays of Independent Disks）技术和Jbod模式。充分了解SATA技术之后,对芯片的固件设计有了初步的思路,并草拟了固件的工作流程,也简单介绍了SATA端口多路器硬件模块部分。之后对芯片进行固件实现,从SATAD（SATA Device）模块、数据缓冲区（Mubffer）模块、自动命令传输（Auto Command Transport,ACT）模块、命令界面（Command Interface,CI）模块、SATAH（SATA Host）模块的寄存器进行相应功能的配置,通过SPU和SMU两个CPU处理器,协调各硬件模块之间命令的传递和数据的传输,保证其可靠性。完成固件设计后,烧录到芯片,进行板上调试。最终测试的结果表明,SATA端口多路器芯片在命令功能的实现、读写速度以及可靠性等性能方面都达到预期。本文的固件设计基于SATA端口多路器芯片,固件作为芯片的灵魂,起到了至关重要的作用,它是命令和数据在各模块之间的桥梁。本文结合芯片中SATAD和SATAH模块用于接收和发送命令和数据的特性,使用SPU（Systerm Process Unit）和SMU（Systerm Memory Unit）两个处理器进行管理,保证命令请求顺利传递给设备,大大提高了执行速度。对于数据的传输,利用RAID0（Redundant Arrays of Independent Disks 0）、RAID1（Redundant Arrays of Independent Disks 1）、Jbod（Just a Bunch Of Disks）三种模式,不仅可以有效提高了存储数据的容量,而且还实现了一次性大数据量的数据存储,存放数据的地模块还设置了安全保密方式,对数据进行加密,确保数据的安全。从软件功能测试结果表明,该设计方法可以是实现命令和数据的传递,而且在速度测试结果分析,可以达到行业的标准水平,具有一定的实际应用价值。
陈妍霖[4]（2020）在《固态存储阵列的多通道I/O优化研究》文中指出近年来,存储技术发展迅速,除了容量的大小有所突破,硬件的升级使得存储性能也有较大幅提升,但其I/O性能并没有相应地大幅增长,随着多核CPU的多用户态频繁请求的增加,对于多通道固态存储阵列的固态存储设备来说,其I/O性能的优化就显得尤为重要。针对航空领域特定机载存储设备大容量且高速的需求,本文设计实现了一个以NAND Flash为存储介质的多通道固态存储阵列方案。当有大量频繁的I/O请求时,上层的请求需要经过多个不同的系统软件层才能到达下层硬件实现数据的访问,为此设计了一个专用的块设备驱动,针对3通道的固态存储阵列的硬件物理特性,以轮询的方式平均访问SRAM命令池中存放的命令以优化I/O调度,实现了一个较为高效的I/O调度策略。好的闪存管理能更好地处理I/O请求,在闪存转换层（Flash Translation Layer,FTL）中维护了一个虚实地址映射表来实现地址映射、磨损均衡、垃圾回收等机制,可使系统根据闪存内部结构的物理特性更为直观地进行数据块的使用和管理,充分利用了闪存通道的并行资源。此外,采用直接内存访问（Direct Memory Access,DMA）方式,在驱动层和固态存储阵列间传输数据和命令,可避免对CPU的大量请求,提升I/O请求的速度和性能。最后,分析对比了系统在不同大小的数据块、不同通道数量及不同读写比例下的读写性能、IOPS等,并展示了实际的测试结果。在不同通道下,本系统的带宽和I/O速度都有较大的提升,符合设计目标。
郑万斌[5]（2020）在《基于虚拟仪器技术的大容量数据处理软件的关键技术研究》文中认为随着现代工业技术的发展,数据存储技术的提升,极大的提升了数据采集系统的数据采集能力,而相应存储测试领域的数据文件的容量也随之增长。针对大容量数据文件的显示、处理和分析也因此成为了存储测试领域的重点。本文通过查阅文献对两种存储测试系统进行了分析总结,并通过分析车辆存储测试系统,采用虚拟仪器编程语言LabVIEW作为软件的开发平台,针对数据处理软件大容量数据处理能力不足的问题对该软件进行了相关设计和研究,并实现了软件的整体功能。然后采用了“白盒测试”中的路径测试法对大容量数据处理软件以及数据可视化模块进行了整体逻辑结构的测试,采用“黑盒测试”中的等价类划分对采样读数模块的功能进行了实现需求功能的测试。测试的结果表明了该软件可以满足当前大容量数据的处理需求,验证了该软件的整体逻辑结构和实际使用功能的合理性和可靠性,解决了传统数据处理软件在面对当前大容量数据处理时效果不佳的难题。最后,在经过对存储测试系统数据处理技术现阶段不足的分析后,通过对大容量数据处理软件的设计研究,对大容量数据处理技术进行了相关的研究总结:当前大容量读取效率之所以有很大提升,是由于在现阶段采用了内存映射文件的数据读取技术来对大容量数据的文件进行读取;数据可视化模块提出了另一种算法区域数据分析算法,此算法可以优化数据的显示并且保证捕获瞬态数据的精确性;将使用了串行通讯控件控制的中断技术替换成采用了Microsoft Windows平台的多线程技术,通过此举对大容量数据的采样读数方法进行优化,如此一来,使用传统的采样技术时,常见的数据丢失问题得到显着的改善,还发现数据的传输速率也得到了提升,如此便满足了大容量数据的传输需求。
庞彬尧[6]（2020）在《基于STM32和USB的大容量存储器的设计》文中研究指明高速大容量存储设备是数据采集系统中不可或缺的一部分,它主要的作用是对采集数据进行实时存储和有效管理。在现代军事中,导弹占据着重要的战略地位,导弹研发过程中,各种飞行数据对于科研人员是非常重要的,这便存在了一个一直困扰研发人员的难点问题,那就是如何将采集系统测得的大量数据高速准确地保存到存储器中。本设计从这一目的出发,主要研发一种用于导弹飞行数据采集系统的大容量存储器,实现对导弹飞行数据高速有效的存储。本设计选择STM32为主控芯片,NAND FLASH为存储介质。首先,通过STM32上的异步静态存储器对采集系统的8位FIFO数据进行接收和缓存。然后将缓存的数据存储到NAND FLASH中。最后通过USB接口对NAND FLASH中的数据进行读写和删除操作,从而完成对整个系统的设计。本设计重点解决的问题:第一个问题,如何将数据准确的存储到NAND FLASH中,因为在出厂和使用过程中,都会产生无效块,从而使数据丢失。我们通过三步实现,首先,使用ECC校验对所有块进行扫描,将得到的坏块进行标记。然后建立坏块映射表,坏块映射表主要是为了使NAND FLASH的物理地址和之后文件系统的逻辑地址相互映射。最后建立保留区,通过在保留区内留一定量的有效块来代替坏块的方法实现坏块管理,还通过在使用保留区进行数据复写时均分擦除的次数的方法来实现磨损均衡。第二个问题,由于系统掉电而导致的数据丢失问题。这是因为文件系统在写入数据时,需要在写文件后将文件关闭才能完成数据写入的操作,否则数据就会丢失。而本设计所处的环境随时都有可能掉电,无法准确地在系统掉电前来关闭文件,因此需要设计掉电保护。本设计采用的方法是在写入文件时设置按时间进行阶段性自动保存的方法,这样即使掉电,也能将上一时刻的数据完整保存,防止数据丢失。
刘多强[7]（2020）在《高速图像压缩存储系统关键技术研究与实现》文中进行了进一步梳理在航空航天、工业等领域,高速视觉测量仪器通过高速相机对快速运动目标实现高精度实时测量,从而产生海量图像数据。高速图像在传输和存储过程中,系统的传输带宽、存储容量以及系统的可靠性面临严峻的挑战。为了解决高速风洞试验中海量图像数据的实时压缩和存储难题,对其关键技术开展研究。首先阐述了课题研究背景和意义,并针对高速图像压缩和存储问题的国内外研究现状进行了分析。其次根据系统技术指标,采用自顶向下设计思想,将整个系统按照功能进行模块划分,完成了高速图像压缩存储系统总体架构设计。然后针对系统中的JPEG压缩算法和SATA存储技术进行了分析,为系统设计提供了理论基础和技术路线。最后,以Virtex-7 690t FPGA作为系统开发核心器件,采用并行流水处理和乒乓操作等技术,创新性地设计了高度并行处理的DCT处理器、量化器、熵编码器以及JFIF头文件单元,有效提高了系统吞吐率,能完成高速图像实时JPEG编码。基于SATA3.0协议,采用RAID 0存储技术,设计了SATA读写控制器和文件管理模块,可完成高速图像的并行SSD阵列存储。为了使系统便于灵活调整图像压缩比和实现系统功能切换,采用软硬件协同设计方法,设计了可配置接口,实现上位机的命令和参数传递。测试结果表明,本文设计的高速图像压缩存储系统能实现吞吐率不低于2GB/s的图像实时JPEG压缩和SSD阵列存储,达到了系统指标。系统满足高吞吐率和低时延处理需求,并且具备较好的灵活性和可扩展性。
邓健[8]（2020）在《基于FPGA的高速数据流存储控制系统设计》文中研究表明随着全球数字化进程的加速和大数据时代的到来,数据的存储显得尤为重要。纷繁复杂的应用向数据存储系统提出了各种不同层次的要求,这让数据存储系统面临着不小的挑战。目前,越来越多的中小企业大带宽存储应用提出了对大容量、高速存储、稳定可靠的数据存储需求。结合该市场需求,作者所在实习单位立项研发这类数据存储产品。作者负责该项目的前期研发工作,并在这方面展开了有益、深入研究。本文首先调研了存储系统的社会需求和和国内外研究现状,并分析了项目需求,对系统进行了方案设计,提出了一种实用高效的设计方案。基于该方案,提出了这样一个存储系统:一台由12块SCSI接口企业级机械硬盘组成的RAID 5存储阵列机架服务器,高性能存储服务光纤板卡作为高速数据流的控制及收发器件,利用x8 PCIe2.0接口与服务器进行数据通信,以Xilinx高性能Kintex-7系列FPGA作为主控制器,以及板载独立的64位DDR3 SDRAM作为大容量缓存,配置4通道10G光纤接口作为数据收发端口。存储系统采用软硬件相结合的方式、使用多队列乒乓操作的数据缓存,通过PCIe DMA Subsystem高效地将存储服务光纤板卡收到的高速数据存入服务器。接着,本文分析了存储介质、高速收发器GTX、Aurora 64B/66B等高速串行协议,详细地介绍了在Vivado2018.3集成开发环境下基于FPGA的高速数据流控制方案以及控制实现方法。然后,根据存储控制逻辑,在Visual Studio2017集成开发环境中完成了软件对底层硬件的控制,最终实现了对存储服务光纤板卡的上位机控制。最后,本文搭建起来一个完整的存储系统实验平台,对各功能模块和存储系统进行了联合调试。在该实验平台上,进行了相关测试实验。测试结果表明,本文设计出的上述高速数据流存储系统能够实现对高速数据流数据的实时高速存储,保证数据稳定可靠的同时可以实现存储回放等预定功能。
陈正国[9]（2020）在《高性能安全可靠的非易失内存系统关键技术研究》文中研究说明大数据时代产生了海量数据,大数据应用对内存系统提出了三方面的挑战,包括计算密集性、信息安全性以及海量数据存储。传统的内存由于功耗高、可扩展性差等缺陷,无法满足大数据应用的需求。新兴的非易失内存介质以其低功耗、存储密度高、扩展性好等优良特性,为解决这些问题带来了希望。然而,如何使用非易失内存技术,克服非易失内存自身的不足,构建高性能安全可靠的非易失内存系统,仍然需要深入的研究。本文围绕大数据应用的三方面挑战,针对非易失内存系统展开研究,具体的研究工作和创新点如下:（1）基于移位的卷积神经网络加速器本文利用非易失内存技术应对大数据应用的计算密集性挑战。以人工智能应用为例,它的卷积神经网络具有大量的计算和存储开销,为了减少计算和存储开销,将权重定量化是一种常用的方法。基于移位的卷积神经网络就是权重定量化的一种,它将乘法运算转化成了更为简单的移位运算。然而现有的神经网络加速器都是优化乘法运算,并不能有效地加速基于移位的卷积神经网络,无法取得最优的加速效果。因此,本文研究如何加速基于移位的神经网络的图像识别过程。本文利用赛道存储器的移位特性设计一个神经网络加速器DWMAcc,它是基于赛道存储器构建的,对图像输入数据和权重采用了不对称的存储方式,有效地提升了图像识别速度。它灵活地支持移位操作,从而能够以较小的性能和面积开销,取得最优的效果。同时,在该设计中,本文提出三种优化机制,分别是零共享机制、输入数据重用机制和权重共享机制。通过相关实验测试,和最新的基于SRAM的加速器相比,DWMAcc能够实现16.6倍的性能加速以及85.6倍的能效提升。（2）非易失内存的高效双计数器加密机制为了保护用户数据的安全性,常用的方法是采用基于计数器的加密算法对内存中的数据进行加密,并使用基于AES的校验机制保证数据的完整性。然而,非易失内存系统有宕机一致性的要求,为了保证计数器和用户数据的一致性,这些安全机制会导致大量的性能开销。当计数器和用户数据的逻辑地址关联时,则它的计数器就容易溢出,进而给安全的非易失内存系统带来巨大的寿命和性能开销。因此,本文提出了双计数器加密机制Extra CC,解决安全非易失内存系统的性能和寿命缺失的问题。本文在原本的计数器基础上,额外保存了一个计数器,不仅保证了计数器的访问局部性,而且有效地减少了计数器的写开销,提升了系统的性能和寿命。通过实验测试,Extra CC可实现15.2%的性能提升和20.5%的写负载减少。（3）非易失内存的高效完整性校验机制为了应对大数据应用的信息安全挑战,安全的非易失内存系统设计需要考虑到数据持久化特点,又要兼顾传统安全存储系统中的数据机密性和完整性保护。简单地将现有的完整性校验机制应用到非易失的内存系统中,会产生不可忽略的开销,导致性能下降,非易失内存的寿命缩短以及能耗增加。因此,本文针对安全非易失内存系统中数据的完整性校验开销问题,提出了高效的完整性校验机制Cache Tree,通过在安全元数据cache上构建额外的校验树,Cache Tree能够对易失的cache内容进行完整性验证,从而使得元数据的更新可以采用写回策略,防止持久化元数据过程中频繁地写入非易失内存。通过实验测试,Cache Tree以不到0.5%的存储开销,最多可将系统性能提高20.1%,寿命增加44.3%,能耗减少43.7%。（4）大容量非易失内存设计为了应对大数据应用的海量数据存储挑战,需要构建大容量的非易失内存系统。传统的DRAM在能耗和可扩展性方面临挑战,由闪存Flash和DRAM组成混合的内存系统是解决这两方面的挑战的好方法。然而,在这个混合的内存系统中,传统内存和Flash之间的访问粒度是不一致的,并且通用的缓存替换方案专注于高命中率,导致了性能和寿命的降低。因此,本文提出TBuffer机制,在DRAM中构建一个额外的小缓存。接着本文设计两种优化机制:历史感知的冷热识别机制和Lazy Flush机制。历史感知的冷热识别机制可以通过驱逐冷的数据块,并在DRAM中保持比较热的数据块来提高DRAM的数据命中率;而Lazy Flush可进一步通过延迟刷新脏的数据块,从而减少对闪存的数据写入,进一步提高系统的性能和寿命。通过实验测试,它最多可以提高12%的命中率,平均减少19.7%的访问等待时间以及延长16.6%的寿命。
雍文韬[10]（2020）在《基于多路并行光模块的高速大容量雷达信号传输与存储》文中研究指明相控阵雷达通过控制馈往各辐射单元电流的相位,不断改变波束的方向,实现对探测区域的扫描。它往往具有跟踪目标多、反应时间短、数据率高等特点,这需要雷达系统具备高速数据传输与大容量数据存储的能力。同时,出于战场环境需要,雷达信号处理系统可以不与前端天线阵列集于一体,而是由前端信号采集板将数字波束形成后的数据传递给后方信号处理系统。本文针对相控阵雷达系统对回波数据传输和存储的需求,设计并实现了基于多路并行光模块的高速大容量雷达数据传输与存储系统。系统以一块信号传输与存储板卡和一台工控机构成,以板卡上12路并行光模块接收信号采集板传递的雷达回波数据,实现100米距离的数据传输。数据暂时存放在板卡缓存模块,在上位机程序控制命令下通过PCIE 3.0接口传输至上位机磁盘阵列中,等待进行后续的雷达信号处理。为了实现高速数据传输与大容量数据存储,本文完成系统总体方案设计,并采用模块化设计的思想完成了以FPGA芯片为核心处理器的板卡硬件设计,同时开展了以下几个模块的工作:（1）光模块数据传输。本文设计了FPGA、光发射/接收模块及光纤构成的传输回路。同时设计了信号产生与12路数据分发模块,借助吉比特收发器接口实现与光模块电接口的互联,并将经过光模块链路传输的数据通过位宽转换提供给DDR3缓存模块。（2）DDR3数据缓存。本文借助赛灵思MIG IP核实现对DDR3芯片的读写时序控制。为解决DDR3模块读/写数据操作不能同时进行的问题,设计了乒乓结构的DDR3缓存,实现流水线操作,控制DDR3读写数据的命令由上位机发出。为了与上位机接口匹配,采用AXI-4协议对DDR3接口封装。（3）PCIE 3.0总线传输与上位机磁盘阵列存储。该部分首先分析了PCIE 3.0总线拓扑与分层结构,完成了基址寄存器配置与事务组包。系统采用DMA方式实现了上位机与板卡数据传输的过程,并将传输到上位机中的数据存储在上位机固态磁盘阵列中。经过对光模块部分传输性能的环回测试及对存储在上位机中的数据进行验证,12通道并行光模块每个通道的线速率在6.25Gbps时误码率为E-13量级,光纤传输距离为100米;DDR3缓存模块数据位宽为64位,内存容量为两组各2GB;上位机磁盘阵列空间为1.5TB,能够满足实际雷达需求。本文所实现的项目,作为一套通用的高速大容量数据传输与存储系统,可应用于包括雷达系统在内的信号处理领域。
二、浅析计算机大容量安全存储的磁盘阵列技术（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、浅析计算机大容量安全存储的磁盘阵列技术（论文提纲范文）
（1）铁路高清视频监控系统的应用研究（论文提纲范文）
| 摘要 |
| abstract |
| 专用术语注释表 |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 视频监控发展现状及趋势分析 |
| 1.2.1 视频监控发展现状 |
| 1.2.2 视频监控发展趋势 |
| 1.3 主要工作及章节安排 |
| 第二章 视频监控系统的原理与关键技术 |
| 2.1 视频监控系统的功能构成 |
| 2.2 高清视频监控系统关键技术 |
| 2.2.1 视频编码压缩技术 |
| 2.2.2 数据存储技术 |
| 2.2.3 网络视频传输及接入技术 |
| 2.2.4 视频内容分析(VCA)技术 |
| 2.3 本章小结 |
| 第三章 铁路综合视频监控系统 |
| 3.1 系统组成结构及工作原理 |
| 3.1.1 设备类型 |
| 3.1.2 视频节点 |
| 3.1.3 承载网络 |
| 3.1.4 防雷与接地系统 |
| 3.2 综合视频监控系统主要设备 |
| 3.2.1 摄像机 |
| 3.2.2 编码器 |
| 3.2.3 解码器 |
| 3.2.4 存储设备 |
| 3.2.5 视频服务器 |
| 3.3 视频监控系统在高铁运营调度系统中的应用 |
| 3.3.1 系统构成 |
| 3.3.2 通道配置 |
| 3.3.3 视频编码方案 |
| 3.3.4 视频存储方案 |
| 3.3.5 用户终端 |
| 3.3.6 监控平台软件 |
| 3.3.7 系统应用 |
| 3.4 本章小结 |
| 第四章 铁路综合视频监控系统高清改造方案设计 |
| 4.1 铁路综合视频监控系统设计需求 |
| 4.1.1 现有电路资源状况 |
| 4.1.2 综合视频监控系统应用定位 |
| 4.1.3 综合视频监控系统业务需求 |
| 4.1.4 综合视频监控系统传输要求 |
| 4.2 铁路综合视频高清监控系统规划设计 |
| 4.2.1 网络架构规划 |
| 4.2.2 系统功能规划 |
| 4.2.3 视频存储功能规划 |
| 4.2.4 系统网管规划 |
| 4.2.5 系统性能规划 |
| 4.2.6 系统接口规划 |
| 4.2.7 系统设备规划 |
| 4.2.8 网络安全规划 |
| 4.3 本章小结 |
| 第五章 上海铁路局车务视频监控系统更新改造项目 |
| 5.1 项目背景 |
| 5.1.1 项目背景概述 |
| 5.1.2 项目需求分析 |
| 5.1.3 项目更新改造原则 |
| 5.2 更新改造方案 |
| 5.2.1 车务视频监控系统总体建设方案 |
| 5.2.2 Ⅰ类视频接入节点建设方案 |
| 5.2.3 II类视频接入节点建设方案 |
| 5.2.4 视频存储建设方案 |
| 5.2.5 前端采集点建设方案 |
| 5.2.6 网络传输建设方案 |
| 5.2.7 用户监视终端建设方案 |
| 5.3 系统安全防护方案 |
| 5.3.1 应用层安全方案 |
| 5.3.2 系统层安全方案 |
| 5.3.3 网络层安全方案 |
| 5.3.4 管理层安全方案 |
| 5.4 施工、调试及后台部署方案 |
| 5.4.1 系统部署前准备 |
| 5.4.2 系统部署方案 |
| 5.5 本章小结 |
| 第六章 项目实施与成效分析 |
| 6.1 项目施工具体方案 |
| 6.1.1 准备工作 |
| 6.1.2 施工程序 |
| 6.2 项目成效分析 |
| 6.2.1 主要社会效益 |
| 6.2.2 技术的经济性 |
| 6.2.3 实施后的视频性能分析 |
| 6.2.4 存在的问题 |
| 6.3 本章小结 |
| 第七章 结束语 |
| 7.1 论文主要工作总结 |
| 7.2 未来工作展望 |
| 参考文献 |
| 致谢 |
（2）分区加密的固态盘阵列验证和试验（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 课题背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 磁盘阵列的发展 |
| 1.2.2 国内外研究现状概述 |
| 1.3 本文主要研究内容和章节安排 |
| 1.3.1 主要研究内容与创新点 |
| 1.3.2 本文主要结构和章节安排 |
| 2 固态盘阵列接口协议与加密算法 |
| 2.1 RAID技术 |
| 2.1.1 RAID工作原理与分级 |
| 2.1.2 RAID实现技术 |
| 2.2 SATA概述 |
| 2.2.1 SATA接口组成 |
| 2.2.2 SATA协议 |
| 2.3 AES加密算法 |
| 2.4 本章小结 |
| 3 系统方案分析与设计 |
| 3.1 系统软件体系结构 |
| 3.1.1 Linux软RAID |
| 3.1.2 RAID创建及运行过程 |
| 3.1.3 RAID超级块的组织和管理 |
| 3.2 分区加密固态盘阵列架构 |
| 3.2.1 系统功能模块框图 |
| 3.2.2 分区加密方案设计 |
| 3.3 信息交互方案设计 |
| 3.3.1 Linux SCSI子系统 |
| 3.3.2 SCSI通用驱动命令实现 |
| 3.3.3 SCSI命令发送接口实现 |
| 3.4 本章小结 |
| 4 分区加密固态盘阵列功能实现 |
| 4.1 分区加密方案实现 |
| 4.1.1 固态硬盘整体架构与功能 |
| 4.1.2 分区管理单元实现 |
| 4.1.3 数据加解密单元实现 |
| 4.2 访问控制与安全防护技术 |
| 4.2.1 身份认证单元实现 |
| 4.2.2 固件管理单元实现 |
| 4.2.2.1 下载认证 |
| 4.2.2.2 Code加密传输 |
| 4.3 阵列控制程序的设计与实现 |
| 4.3.1 安全操作命令设计 |
| 4.3.2 阵列状态转换 |
| 4.3.3 阵列命令描述块定义 |
| 4.3.4 阵列控制程序功能的实现 |
| 4.4 本章小结 |
| 5 系统测试与分析 |
| 5.1 硬件实物图与测试环境 |
| 5.2 SATA命令传输测试 |
| 5.3 固件下载认证与加密功能测试 |
| 5.4 阵列分区加解密功能测试 |
| 5.4.1 初始化过程 |
| 5.4.2 分区加密过程 |
| 5.4.3 分区解密过程 |
| 5.5 阵列性能测试 |
| 5.5.1 读写测试 |
| 5.5.2 可靠性测试 |
| 5.6 本章小结 |
| 6 总结和展望 |
| 6.1 全文总结 |
| 6.2 不足及展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（3）基于SATA端口多路器芯片的固件研究和实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 课题研究背景 |
| 1.2 国内外研究现状 |
| 1.2.1 存储设备接口的发展 |
| 1.2.2 国内外研究现状概述 |
| 1.3 本课题的研究内容 |
| 1.4 本文主要结构 |
| 2 SATA协议分析以及相关技术介绍 |
| 2.1 SATA协议分析 |
| 2.1.1 物理层分析 |
| 2.1.2 链路层分析 |
| 2.1.3 传输层分析 |
| 2.1.4 应用层分析 |
| 2.1.5 端口多路器 |
| 2.2 RAID技术 |
| 2.2.1RAID0 |
| 2.2.2RAID1 |
| 2.3 Jbod模式 |
| 2.4 本章小结 |
| 3 芯片固件设计 |
| 3.1 固件设计思想 |
| 3.2 固件的工作流程 |
| 3.2.1 读操作 |
| 3.2.2 写操作 |
| 3.3 芯片硬件模块介绍 |
| 3.4 本章小结 |
| 4 芯片固件实现 |
| 4.1 SATAD模块实现 |
| 4.2 SPU固件实现 |
| 4.3 自动命令传输模块实现 |
| 4.4 命令界面模块实现 |
| 4.5 SATAH模块实现 |
| 4.5.1 物理层寄存器 |
| 4.5.2 传输层寄存器 |
| 4.6 SMU固件实现 |
| 4.6.1 Offline模式 |
| 4.6.2 Online模式 |
| 4.7 数据缓冲区模块的实现 |
| 4.8 DMA命令传输和FPDMA命令传输 |
| 4.8.1 DMA命令传输 |
| 4.8.2 FPDMA命令传输 |
| 4.9 RAID技术和Jbod模式实现 |
| 4.10 本章小结 |
| 5 芯片固件测试 |
| 5.1 实验平台介绍 |
| 5.1.1 硬件环境 |
| 5.1.2 软件环境 |
| 5.1.3 测试环境 |
| 5.2 软件功能测试 |
| 5.3 读写速度测试 |
| 5.3.1 是否连接芯片的速率对比 |
| 5.3.2 固件优化前后的速率对比 |
| 5.4 可靠性测试 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 作者在读研期间发表的学术论文及参加的科研项目 |
（4）固态存储阵列的多通道I/O优化研究（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状与分析 |
| 1.2.1 存储器技术研究 |
| 1.2.2 存储性能研究 |
| 1.3 课题主要研究内容及章节安排 |
| 第2章 系统基础概述 |
| 2.1 多通道固态存储概述 |
| 2.1.1 存储系统 |
| 2.1.2 NAND Flash存储 |
| 2.2 Linux设备驱动技术概述 |
| 2.2.1 块设备驱动 |
| 2.2.2 I/O调度器 |
| 2.3 闪存管理算法 |
| 2.3.1 地址映射 |
| 2.3.2 磨损均衡算法 |
| 2.3.3 垃圾回收算法 |
| 2.4 系统总体架构 |
| 2.5 本章小结 |
| 第3章 优化I/O调度的块设备驱动 |
| 3.1 块设备整体结构设计 |
| 3.2 块设备驱动核心数据结构及功能实现 |
| 3.2.1 块设备驱动信息 |
| 3.2.2 块设备操作 |
| 3.2.3 I/O请求信息 |
| 3.2.4 块设备驱动的读写 |
| 3.3 I/O调度器的实现与优化 |
| 3.3.1 I/O调度策略的优化设计 |
| 3.3.2 I/O调度器的实现 |
| 3.4 块设备驱动的加载与卸载 |
| 3.4.1 块设备驱动的加载 |
| 3.4.2 块设备驱动的卸载 |
| 3.5 本章小结 |
| 第4章 FTL与 DMA传输 |
| 4.1 FTL总体功能设计 |
| 4.1.1 地址映射 |
| 4.1.2 磨损均衡 |
| 4.1.3 垃圾回收 |
| 4.2 DMA传输 |
| 4.2.1 存储设备DMA |
| 4.2.2 下载板DMA |
| 4.3 本章小结 |
| 第5章 系统测试 |
| 5.1 系统测试工具和开发环境 |
| 5.1.1 系统调试工具 |
| 5.1.2 系统开发环境 |
| 5.1.3 测试依据和工具 |
| 5.2 性能分析 |
| 5.2.1 写性能的分析 |
| 5.2.2 读性能的分析 |
| 5.2.3 IOPS性能的分析 |
| 5.3 系统功能与性能测试 |
| 5.3.1 功能测试 |
| 5.3.2 读写性能测试 |
| 5.3.3 IOPS性能测试 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间发表的学术论文 |
| 攻读硕士学位期间获得的奖项 |
（5）基于虚拟仪器技术的大容量数据处理软件的关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及研究意义 |
| 1.2 国内外发展现状 |
| 1.2.1 数据存储技术研究现状 |
| 1.2.2 虚拟仪器技术研究现状 |
| 1.2.3 数据可视化研究现状 |
| 1.3 主要研究内容 |
| 1.4 本章小结 |
| 第二章 存储测试系统分析与软件设计方案 |
| 2.1 存储测试系统分析 |
| 2.2 车辆测试系统分析 |
| 2.3 大容量数据处理软件的需求分析 |
| 2.4 总体架构 |
| 2.5 本章小结 |
| 第三章 大容量数据处理软件 |
| 3.1 大容量数据处理软件 |
| 3.1.1 主界面 |
| 3.1.2 数据管理模块 |
| 3.1.3 采样读数模块 |
| 3.2 数据显示模块 |
| 3.3 数据分析与处理模块 |
| 3.3.1 预处理模块 |
| 3.3.2 基本分析 |
| 3.3.3 专用分析模块 |
| 3.4 本章小结 |
| 第四章 大容量数据处理软件测试 |
| 4.1 大容量数据处理软件测试概述 |
| 4.2 白盒测试 |
| 4.3 黑盒测试 |
| 4.4 本章小结 |
| 第五章 大容量数据处理技术研究 |
| 5.1 大容量数据的采样读数技术 |
| 5.2 大容量数据的文件读取技术 |
| 5.3 大容量数据的可视化技术 |
| 5.4 本章小结 |
| 第六章 总结 |
| 6.1 全文总结 |
| 6.2 主要创新点 |
| 6.3 缺陷与不足 |
| 6.4 前景展望 |
| 参考文献 |
| 攻读硕士期间发表的论文及所取得的研究成果 |
| 致谢 |
（6）基于STM32和USB的大容量存储器的设计（论文提纲范文）
| 摘要 |
| abstract |
| 1.绪论 |
| 1.1 课题来源与背景 |
| 1.2 存储器的发展历史及现状 |
| 1.3 大容量存储系统的国内外研究现状 |
| 1.4 本设计主要工作和内容安排 |
| 2.系统总体设计 |
| 2.1 系统总体架构 |
| 2.1.1 系统的技术要求 |
| 2.1.2 系统的总体设计方案 |
| 2.2 FLASH存储器类型与选型 |
| 2.2.1 NAND FLASH和 NOR FLASH的区别 |
| 2.2.2 NAND FLASH的选型 |
| 2.3 主控芯片的选型 |
| 2.3.1 常用NAND FLASH控制器 |
| 2.3.2 MCU的选型和主要性能 |
| 2.3.3 USB通讯功能的实现 |
| 2.4 系统设计的主要工作 |
| 2.5 本章小结 |
| 3.系统硬件电路设计 |
| 3.1 主控制器最小系统设计 |
| 3.1.1 电源电路设计 |
| 3.1.2 时钟电路设计 |
| 3.1.3 调试电路设计 |
| 3.1.4 复位电路设计 |
| 3.2 USB接口电路 |
| 3.3 存储器接口电路 |
| 3.4 其他电路设计 |
| 3.5 本章小结 |
| 4.系统的软件设计 |
| 4.1 系统软件的整体工作流程 |
| 4.2 NAND FLASH的阵列操作 |
| 4.2.1 NAND FLASH的组织结构 |
| 4.2.2 NAND FLASH主要逻辑实现 |
| 4.2.3 ECC纠错设计 |
| 4.2.4 坏块管理和磨损均衡 |
| 4.3 FAT文件系统的移植 |
| 4.3.1 FAT文件系统的简介 |
| 4.3.2 FAT文件系统的实现 |
| 4.3.3 掉电保护设计 |
| 4.4 USB固件程序设计 |
| 4.4.1 USB简介 |
| 4.4.2 USB固件程序的移植 |
| 4.5 本章小结 |
| 5.系统调试及结果分析 |
| 5.1 系统的整体测试方案 |
| 5.2 数据存储测试 |
| 5.3 USB接口测试 |
| 5.4 本章总结 |
| 6.结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及所取得的研究成果 |
| 致谢 |
（7）高速图像压缩存储系统关键技术研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 课题的研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 高速图像JPEG压缩 |
| 1.2.2 高速数据存储技术 |
| 1.3 论文研究内容与结构安排 |
| 1.4 本章小结 |
| 2 高速图像压缩存储系统方案设计 |
| 2.1 系统技术指标 |
| 2.2 图像处理常用实现平台 |
| 2.3 系统总体架构设计 |
| 2.4 系统实现平台 |
| 2.5 本章小结 |
| 3 系统关键算法与技术分析 |
| 3.1 JPEG压缩算法分析 |
| 3.1.1 JPEG压缩概述 |
| 3.1.2 2D-DCT算法研究 |
| 3.1.3 量化 |
| 3.1.4 zig-zag扫描 |
| 3.1.5 熵编码 |
| 3.2 JPEG文件交换格式研究 |
| 3.2.1 JFIF文件格式语法 |
| 3.2.2 JFIF文件格式说明 |
| 3.3 基于SATA3.0的SSD阵列存储技术分析 |
| 3.3.1 SATA3.0 协议分析 |
| 3.3.2 SSD阵列存储技术研究 |
| 3.4 本章小结 |
| 4 基于FPGA的系统设计与实现 |
| 4.1 系统结构设计 |
| 4.2 高速并行DCT设计实现 |
| 4.2.1 图像分块缓存设计 |
| 4.2.2 并行DCT架构设计 |
| 4.2.3 DCT处理器设计 |
| 4.3 并行量化设计实现 |
| 4.3.1 量化器设计方案 |
| 4.3.2 量化器设计实现 |
| 4.4 并行熵编码设计实现 |
| 4.4.1 RLE编码设计 |
| 4.4.2 Huffman编码设计 |
| 4.4.3 定长码流整合设计 |
| 4.5 JFIF文件格式输出设计实现 |
| 4.5.1 JFIF头文件生成器设计 |
| 4.5.2 Out Mux模块设计 |
| 4.6 图像存储与管理设计实现 |
| 4.6.1 存储管理结构设计 |
| 4.6.2 文件管理设计 |
| 4.6.3 SSD阵列存储控制设计 |
| 4.7 本章小结 |
| 5 系统测试与结果分析 |
| 5.1 测试平台及方法 |
| 5.2 高速JPEG编码器测试与分析 |
| 5.2.1 主要模块测试 |
| 5.2.2 测试结果分析 |
| 5.3 SATA存储测试与分析 |
| 5.3.1 SATA读写性能测试 |
| 5.3.2 测试结果分析 |
| 5.4 系统性能测试与分析 |
| 5.5 本章小结 |
| 结论 |
| 致谢 |
| 参考文献 |
| 攻读学位期间取得的研究成果 |
（8）基于FPGA的高速数据流存储控制系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 主要研究内容与结构安排 |
| 2 存储系统方案设计 |
| 2.1 存储介质选择 |
| 2.1.1 HDD简介 |
| 2.1.2 SSD简介 |
| 2.1.3 硬盘接口类型 |
| 2.1.4 硬盘参数 |
| 2.2 主控芯片选型 |
| 2.2.1 高速收发器介绍 |
| 2.3 高速串行通信协议选用 |
| 2.3.1 PCIe协议 |
| 2.3.2 SRIO协议 |
| 2.3.3 Aurora64B/66B协议 |
| 2.4 本章小结 |
| 3 高速数据流FPGA控制 |
| 3.1 高速数据流控制 |
| 3.1.1 数据位宽设计 |
| 3.1.2 PC2Card数据流设计 |
| 3.1.3 Card2PC数据流设计 |
| 3.2 数据流控制模块设计 |
| 3.2.1 PCIe模块 |
| 3.2.2 Register模块 |
| 3.2.3 Data_ctrl模块 |
| 3.2.4 Interconnect模块 |
| 3.2.5 DDR3缓存模块 |
| 3.2.6 Aurora模块 |
| 3.3 本章小结 |
| 4 存储设备与存储软件 |
| 4.1 存储设备 |
| 4.1.1 独立磁盘阵列 |
| 4.1.2 RAID等级划分 |
| 4.1.3 软件RAID |
| 4.1.4 硬件RAID |
| 4.1.5 服务器RAID方案选择 |
| 4.2 存储系统软件设计 |
| 4.2.1 硬件驱动抽象 |
| 4.2.2 应用控制软件 |
| 4.3 本章小结 |
| 5 实验 |
| 5.1 模块测试 |
| 5.1.1 Aurora64B/66B测试 |
| 5.1.2 DDR3测试 |
| 5.1.3 PCIe子系统测试 |
| 5.2 系统测试 |
| 5.3 本章小结 |
| 6 总结和展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 附录A 缩略语中英对照表 |
| 攻读硕士学位期间发表论文及科研成果 |
| 致谢 |
（9）高性能安全可靠的非易失内存系统关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号使用说明 |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.1.1 大数据应用对内存系统的挑战 |
| 1.1.2 新型非易失内存技术 |
| 1.2 相关研究现状及进展 |
| 1.2.1 神经网络内存加速器 |
| 1.2.2 内存系统的信息安全 |
| 1.2.3 大容量内存系统 |
| 1.3 研究内容以及贡献 |
| 1.4 文章组织结构 |
| 第二章 基于移位的卷积神经网络加速器 |
| 2.1 引言 |
| 2.2 背景介绍 |
| 2.2.1 赛道存储器 |
| 2.2.2 CNNs的硬件加速器 |
| 2.3 研究动机 |
| 2.3.1 Shift NNs实现更好的权衡 |
| 2.3.2 DWM天然支持移位操作 |
| 2.3.3 数据加载开销不容忽视 |
| 2.4 DWMAcc的设计 |
| 2.4.1 DWMAcc概览 |
| 2.4.2 DWMAcc的连续比特位访问模式 |
| 2.4.3 数据映射和乘法实现 |
| 2.4.4 累加和激活运算 |
| 2.4.5 DWMAcc的可扩展性 |
| 2.5 优化机制 |
| 2.5.1 零共享机制 |
| 2.5.2 输入数据重用机制 |
| 2.5.3 权重共享机制 |
| 2.6 实验评估 |
| 2.6.1 开销评估 |
| 2.6.2 零共享机制评估 |
| 2.6.3 输入数据重用机制评估 |
| 2.6.4 权重共享机制评估 |
| 2.6.5 数据加载开销的整体评估 |
| 2.6.6 整体性能评估 |
| 2.6.7 能效评估 |
| 2.6.8 和其他CNNs加速器的比较 |
| 2.7 本章小结 |
| 第三章 非易失内存的高效双计数器加密机制 |
| 3.1 引言 |
| 3.2 相关工作和研究动机 |
| 3.2.1 安全攻击模型 |
| 3.2.2 基于GCM的数据加密机制和完整性机制 |
| 3.2.3 安全的非易失内存系统访问模式 |
| 3.2.4 现有机制无法实现高性能的安全NVM系统 |
| 3.3 双计数器加密机制Extra CC的设计 |
| 3.3.1 Extra CC的概述 |
| 3.3.2 两级ECC设计 |
| 3.3.3 LAPA计数器机制 |
| 3.3.4 系统安全性和可用性 |
| 3.4 实验评估 |
| 3.4.1 评估方法 |
| 3.4.2 存储开销和恢复时间分析 |
| 3.4.3 性能评估 |
| 3.4.4 读响应时间评估 |
| 3.4.5 写负载评估 |
| 3.4.6 能耗评估 |
| 3.5 相关研究 |
| 3.6 本章小结 |
| 第四章 非易失内存的高效完整性校验机制 |
| 4.1 引言 |
| 4.2 研究背景 |
| 4.2.1 攻击模型和加密机制 |
| 4.2.2 数据完整性校验机制 |
| 4.2.3 不同校验树下的安全NVM访问模式 |
| 4.3 Cache Tree的设计原理 |
| 4.4 应用实例1:MACTree设计 |
| 4.4.1 持久化更新MAC开销大 |
| 4.4.2 MACTree上层体系结构概览 |
| 4.4.3 MACTree的具体设计 |
| 4.4.4 MAC的恢复 |
| 4.4.5 安全性分析 |
| 4.5 应用实例2:HNode Tree设计 |
| 4.5.1 安全NVM系统中校验树的选择 |
| 4.5.2 BMT中 HMAC的计算和更新开销大 |
| 4.5.3 HNode Tree的设计 |
| 4.5.4 HNode的管理机制 |
| 4.5.5 系统的数据恢复 |
| 4.5.6 系统安全性分析 |
| 4.5.7 和最新技术的比较 |
| 4.6 实验评估方法 |
| 4.7 实验评估结果 |
| 4.7.1 性能评估 |
| 4.7.2 寿命评估 |
| 4.7.3 能耗评估 |
| 4.7.4 MAC cache容量的敏感度测试 |
| 4.7.5 HNode cache容量的敏感度测试 |
| 4.7.6 热的HMAC选取的层的敏感度测试 |
| 4.7.7 热度阈值的敏感度测试 |
| 4.7.8 系统开销评估 |
| 4.7.9 和SGX类型校验树以及其他机制的比较 |
| 4.7.10 系统恢复时间比较 |
| 4.8 相关工作 |
| 4.9 本章小结 |
| 第五章 大容量非易失内存设计 |
| 5.1 引言 |
| 5.2 背景知识和研究动机 |
| 5.2.1 Flash页内数据存在访问不均衡特性 |
| 5.2.2 通用的缓存替换算法无法完全适用于Flash |
| 5.3 TBuffer的设计 |
| 5.3.1 TBuffer的整体结构和原理 |
| 5.3.2 历史感知冷热识别机制 |
| 5.3.3 Lazy Flush机制 |
| 5.3.4 TBuffer机制的进一步讨论 |
| 5.4 实验评估 |
| 5.4.1 实验平台和模拟器 |
| 5.4.2 数据集和访问请求收集 |
| 5.4.3 DRAM缓存中cacheline buffer的空间占比 |
| 5.4.4 TBuffer的性能评估 |
| 5.4.5 TBuffer的寿命评估 |
| 5.5 相关工作 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 未来研究工作展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
（10）基于多路并行光模块的高速大容量雷达信号传输与存储（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 光纤通信技术发展 |
| 1.2.2 存储器技术发展 |
| 1.2.3 PCIE总线技术发展 |
| 1.3 本文主要工作及章节安排 |
| 2 总体方案及硬件设计 |
| 2.1 引言 |
| 2.2 系统总体方案及功能指标 |
| 2.3 系统硬件设计 |
| 2.3.1 FPGA模块硬件设计 |
| 2.3.2 光模块硬件设计 |
| 2.3.3 DDR3模块硬件设计 |
| 2.3.4 PCIE 3.0模块硬件设计 |
| 2.3.5 系统电源模块硬件设计 |
| 2.3.6 系统时钟模块硬件设计 |
| 2.4 本章小结 |
| 3 光模块逻辑设计与实现 |
| 3.1 引言 |
| 3.2 数据产生模块实现 |
| 3.2.1 线性调频信号的产生 |
| 3.2.2 并行数据分发 |
| 3.3 数据传输模块实现 |
| 3.3.1 参考时钟设计 |
| 3.3.2 吉比特发送模块设计 |
| 3.3.3 吉比特接收模块设计 |
| 3.3.4 自环回设计 |
| 3.4 数据接收模块实现 |
| 3.5 本章小结 |
| 4 DDR3 缓存模块逻辑设计与实现 |
| 4.1 引言 |
| 4.2 DDR3读写原理 |
| 4.3 乒乓结构DDR实现 |
| 4.4 AXI4接口实现 |
| 4.5 本章小结 |
| 5 PCIE 3.0模块逻辑设计与实现 |
| 5.1 引言 |
| 5.2 PCIE 3.0总线拓扑结构 |
| 5.3 PCIE 3.0事务分层 |
| 5.4 DMA传输 |
| 5.5 上位机存储 |
| 5.6 本章小结 |
| 6 系统测试与验证 |
| 6.1 引言 |
| 6.2 GTH性能测试 |
| 6.3 数据传输与存储验证 |
| 7 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
四、浅析计算机大容量安全存储的磁盘阵列技术（论文参考文献）
- [1]铁路高清视频监控系统的应用研究[D]. 沈朝. 南京邮电大学, 2020(03)
- [2]分区加密的固态盘阵列验证和试验[D]. 王进梁. 杭州电子科技大学, 2020(02)
- [3]基于SATA端口多路器芯片的固件研究和实现[D]. 何天宇. 杭州电子科技大学, 2020(04)
- [4]固态存储阵列的多通道I/O优化研究[D]. 陈妍霖. 黑龙江大学, 2020(04)
- [5]基于虚拟仪器技术的大容量数据处理软件的关键技术研究[D]. 郑万斌. 中北大学, 2020(12)
- [6]基于STM32和USB的大容量存储器的设计[D]. 庞彬尧. 中北大学, 2020(09)
- [7]高速图像压缩存储系统关键技术研究与实现[D]. 刘多强. 西南科技大学, 2020(08)
- [8]基于FPGA的高速数据流存储控制系统设计[D]. 邓健. 西华大学, 2020(01)
- [9]高性能安全可靠的非易失内存系统关键技术研究[D]. 陈正国. 国防科技大学, 2020(01)
- [10]基于多路并行光模块的高速大容量雷达信号传输与存储[D]. 雍文韬. 南京理工大学, 2020(01)