一、基于边界扫描的测试算法和BIST设计技术研究（论文文献综述）
杜鹏[1]（2021）在《针对Xilinx FPGA内部资源的通用自动化测试平台的研究》文中认为随着集成电路设计与半导体工艺水平的迅速发展,FPGA结构复杂度和集成度日益增大,针对FPGA的测试问题日趋尖锐,成为了除成本、功耗与性能以外,限制FPGA继续向前发展的又一重要因素。目前流行的测试方法虽有着固有的优点,但也存在着明显的缺点,如基于ATE（自动测试设备）的测试方法设备昂贵且配置费时费力,基于BIST（内建自测试）的测试需多次配置且通用性不强,基于边界扫描的测试方法效率低且受芯片引脚限制。基于上述原因,研究出一种能对主流FPGA测试方式的缺点进行改进或互补的测试方法显得格外重要。本论文的研究目的便是在实验室现有技术基础上开发出针对Xilinx 7系列FPGA内部资源的通用性自动化测试平台,能对测试成本、测试效率、故障定位和实现难度有很好的兼顾性,从而在一定程度上对FPGA测试技术的发展起到促进作用。本论文的主要研究内容如下:（1）通过对Xilinx公司7系列FPGA相关文档的深入学习,系统研究了FPGA测试平台的理论基础,包括边界扫描技术电路结构和控制方法,以及位流回读技术的工作原理、数据形式和工作流程等。（2）为更好地完成测试平台的设计,系统学习了解了Xilinx 7系列FPGA的内部结构与资源形式,且在深入学习7系列FPGA相关技术文档后,独立设计完成了基于Artix-7中XC7A100T FPGA硬件测试板并通过了检测,从而为测试平台提供正确的硬件基础。（3）在大量理论基础的支撑下,设计并完成了基于边界扫描和位流回读技术的FPGA测试平台,并将测试平台应用在FPGA硬件测试板上进行了相关测试,实验结果显示FPGA测试平台可通过边界扫描的方式从IO管脚获得正确测试响应,还能通过位流回读的方式获得FPGA内部寄存器的状态并完成了回读数据的解析,且最后通过了解析结果与故障诊断列表的比对。测试结果证明了FPGA测试平台可用于进行FPGA内部资源的测试与故障精确定位。
李怀亮[2]（2020）在《ADC电路的模数混合测试通道研究》文中研究说明随着现代集成电路工艺技术的发展,芯片封装高度集成化、高性能化。模数混合集成器件和电路迅速向微封装、高集成度方向发展。模数混合电路的测试问题是把模拟信号单独测试、数字信号单独测试,测试复杂度高。用ATE测试的测试成本较高,在工程应用中出现故障很难进行在线测试和BIST结构测试。本文针对在线测试和BIST结构测试的难点问题,设计了一款ADC电路的模数混合测试通道,把模拟和数字部分合在一起测试,简化测试复杂度,降低测试成本。模数混合测试通道包括MTAP控制器、TBIC电路、ABM电路与DBM电路等等。混合测试通道各模块和10位逐次逼近型寄存器使用Modelsim仿真测试通过并验证了其完整性。其中ADC电路选用结构简单、面积小、功耗低的逐次逼近型设计。采用Cadence ADE软件0.18μm的CMOS工艺库对ADC电路建模,通过Spectre Simulation仿真测试分析,完成了ADC整体电路测试验证。用Cadence virtuoso绘制版图,采用电容分段式结构的数模转换器和共中心紧凑版图设计,减小了芯片版图面积。测试结果表明本文研究内容满足在线测试和BIST结构设计要求,达到模数混合测试通道的研究目的。
李美慧[3]（2020）在《抗辐射加固SoC的可测性设计》文中指出随着集成电路设计与航天技术的飞速发展,航天级系统集成芯片技术受到普遍重视,由于此类芯片应用环境特殊,设计与测试问题复杂,测试要求也越来越高。提高运行在辐射环境中芯片的可测性与可靠性成为了近年的研究热点。本文以航天设备运行的空间辐射环境所产生的辐射效应为研究对象,针对辐射效应对半导体器件造成不同程度影响这一现象,在电路级采用DICE单元与C单元结合结构,版图级采用保护环结构的加固技术。依据SMIC 0.18μm工艺的物理设计准则,完成扫描测试D-触发器单元的加固设计,验证该单元抗辐射能力。参照商用SMIC 0.18μm工艺标准单元结构组成,进行扫描D-触发器单元物理和时序信息的提取,完成该单元抗辐射标准单元库的建立,使其可用于抗辐射加固So C芯片的可测性设计中。针对ARM-Cortex-M3抗辐射加固So C芯片的特殊性,对So C芯片逻辑功能部分采用扫描测试设计。并在传统扫描结构基础上进行优化,采用一种压缩扫描测试方法,比较两种方法的测试覆盖率和测试时间。So C芯片中嵌入式SRAM进行MBIST测试结构设计,从减少测试时间和减少功率两方面,采用能够覆盖大多常见存储器故障模型的March C+算法,仿真结果表明应用于MBIST设计中March C+算法的正确性,使得SRAM具有自测试功能。
刘晓雨[4]（2020）在《基于可测试性技术的电路板测试系统研究》文中研究说明随着现今的科技越来越发达,电路板的设计越来越精密化;同时,电路板的管脚越来越密集,电路板的内部构造也越来越复杂化。通过研究发现数字电路板的内部结构相对简单,其内部仅通过数字信号“0”或“1”,因此通过对比输入和输出信号的“0”、“1”状态,就可以知道电路板内部引脚的故障问题。同时由于电路板引脚逐渐高密度化,内部结构逐渐复杂化,相对电路板内部引脚进行测试的困难程度也就越来越大,对电路板进行测试的电路板测试系统也应随着电路板的更新而不断改进。因此采用可测试性技术中的边界扫描测试技术作为测试系统的测试方法,研究设计了可以产生同时符合IEEE 1149.1和IEEE 1149.7标准测试信号的边界扫描控制器,并且对USB通信接口模块以及一些外围电路进行了研究设计,设计的边界扫描控制器具有较高的测试效率,并且可以与上位机进行信号通信同时兼容不同电平的数字电路板,使测试结果可以与上位机进行通信并且对于不同电平的电路板兼容;同时设计了一种应用边界扫描技术的抗误判低混淆自适应算法,设计的自适应算法根据算法的设计原理可以对电路进行分级测试,同时算法的紧凑性相对较低,在一定程度上可以达到log2（N+2）,设计的算法具有抗误判性,检测中出现故障混淆现象的概率较低,同时具有较高的故障覆盖率和测试速率;研究一种簇测试方法,使非边界扫描器件在测试系统运行过程中也可以被检测,提高测试系统的测试覆盖范围。
李泽发[5]（2020）在《一种电机码盘控制芯片的DFT设计与验证》文中进行了进一步梳理随着集成电路（integrated circuit,IC）设计水平和制造工艺的快速提高,芯片的规模和设计复杂度急剧增加,芯片的时钟频率不断提高,这些都给芯片的测试工作提出了挑战。芯片的可测试性设计（DFT,Design for Testability）已经成为芯片的设计和制造过程中十分必要的环节。DFT技术的意义在于可以减少产品投入到市场的时间（TTM,time to market）、降低测试的费用以及提高产品的质量。本论文基于一款电机码盘控制芯片的物理设计与实现,对其可测试性设计进行了研究和验证。基于DFT的基础理论,采用的DFT设计方法主要包括扫描设计方法、寄存器内建自测试（MBIST,memory build-in self test）设计方法、边界扫描设计方法。这些设计方法给码盘控制芯片提供了便捷可行的测试方法。本文在简要说明了可测试性设计的理念、芯片的故障模型和与其对应的测试矢量产生后,展开的具体工作内容如下:（1）对码盘控制芯片分别进行模块级、TOP级的全扫描设计。经过结果分析,模块级扫描设计的固定故障（Stuck-at fault）覆盖率大约为97%,TOP级的Stuck-at故障覆盖率大约为90%,TOP级的跳变故障（Transition fault）覆盖率为96%。（2）针对码盘控制芯片的存储器,采用了一种降低MBIST功耗的新方法,这种方法根据时钟域（Clock domain）的不同,存储器（memory）的不同,将memory进行了分组,不同小组的memory执行串行操作,相同小组的memory执行并行操作,结果显示该方法使得测试power仅为传统方法的35.69%,测试时间仅为传统测试时间的25.5%。
吴岛[6]（2020）在《IEEE1687标准在图像处理IP上的应用与优化》文中研究表明随着社会对更小更纤薄电子产品的追求及半导体工艺技术的发展,当代So C芯片也在朝着尺寸更小、功能更多的方向发展,IC设计公司为降低芯片成本、缩短开发时间,IP核复用技术被大规模应用在So C上,然而由于这些IP核往往来自于不同的供应商,有着不同的测试需求,访问和测试这些IP变得十分困难,原本的测试协议（IEEE1149.1标准）逐渐无法完全满足现代测试需求,IEEE1687标准从被定义开始就是为了解决IP中嵌入式器件的访问测试难题,该标准开发了一种通过IEEE 1149.1标准下的测试访问端口（TAP）访问嵌入式仪器的方法,从而无需定义嵌入式仪器本身,解决了嵌入式仪器芯核的访问测试问题。针对目前在测试过程中对嵌入式仪器测试访问比较困难这一问题,本文以IEEE1687标准为基础,结合可测试性理论,对一款具有5.6万触发器的图像处理IP进行了可测试性设计与实现,并通过仿真验证证明了IJTAG网络（IEEE1687标准）对嵌入式器件进行访问测试的可行性和有效性。本文围绕图像处理IP主要从以下几个方面进行了研究:（1）分析IEEE1149.1标准、IEEE1500标准及IEEE1687标准的基本工作原理,对比这三种标准间的区别和联系。分析IEEE1687标准带来的新变化及其对可测试性设计的影响。（2）根据图像处理模块的基本信息和测试要求,从整体上进行可测试性设计分析,确立测试方案并实现测试电路的插入。（3）分析图像处理模块中插入的SIB结构与工作原理,着重分析IJTAG网络的配置方法及在不同测试模式下IJTAG网络的配置过程。（4）分析影响测试时间和测试覆盖率的因素,通过修改测试结构或工具配置等多种优化手段,提升测试覆盖率、降低测试时间,并对ATPG工具生成的测试向量进行仿真验证。实验结果表明,在IEEE1687标准设计架构下能够通过IJTAG网络来配置IP中的数据寄存器等测试资源,实现扫描路径的选择和灵活切换,完成了在不同测试需求下的测试配置,验证了测试电路功能的正确性及方案的可行性,同时本设计实现了99.92%的固定故障（Stuck-at Fault）测试覆盖率和99.42%的转换故障（Transition Fault）测试覆盖率,满足了既定的测试要求,对工业界的同类测试设计也有一定的参考意义。
谢睿臻[7]（2020）在《数模混合芯片AD/DA板级测试方法研究与实现》文中认为集成电路的发展趋向于高密度、高集成度、小体积、高性能,因此经典的传统测试方法越来越不能适应当下的测试需求,对于数字电路和数模混合电路都是如此。边界扫描技术的出现是为解决大规模集成电路在使用经典测试方法时的局限性问题。从边界扫描技术的诞生到现在,经历了IEEE1149.1、IEEE1149.4、IEEE1149.5、IEEE1149.6和IEEE1149.7标准的制定和完善,已经逐步形成了一套通用的测试体系。在国内外,已经有众多单位投入到了边界扫描技术的研究中去,然而目前仅数字边界扫描技术的应用最为成熟。对基于IEEE1149.4标准的混合电路边界扫描技术,虽有完善的理论体系,但软硬件支撑不足,无法胜任数模混合电路的测试。本文根据这些缺点和不足,针对具有代表性的数模混合芯片AD/DA,基于数字边界扫描测试的特点进行测试系统设计,完成对AD/DA的板级功能测试。主要研究内容包括:1、适合AD/DA测试的扫描链路设计。本文研究的测试系统方案是基于数字边界扫描测试,在对数字链路特点的研究中发现,ADC的并行输出和DAC的并行输入与支持IEEE1149.1标准的边界扫描器件并行I/O口连接时,可以通过TDI移入数据,通过TDO移出数据,因此可以作为AD/DA功能测试的基本连接方法。之后针对AD/DA的特性以及测试中遇到的问题,提出了改进的链路设计方法,使其能够满足多数情况下AD/DA的板级测试。2、适合AD/DA测试的测试向量生成算法。用于AD/DA测试的测试向量（或测试数据）不同于数字电路中用于互联测试的测试向量,它是根据待测器件的电压转换范围生成一系列的电压测试值,通过对比器件实际输出值和期望输出值来达到功能测试的目的。但由于AD/DA器件的精度不同,测试向量的数量可能非常庞大,因此提出了测试向量产生算法,既满足完备性指标,又满足紧凑性指标。该算法借鉴了数字互联测试的经典算法。3、设计并实现用于AD/DA测试的上位机软件。在完成链路的设计和算法的研究之后,搭建了硬件部分用于验证,再结合上位机软件组成了完整的测试系统。软件可以对测试模型进行配置,产生测试向量,回收响应数据并分析,界面上能够显示测试状态和结果信息,同时可以导出测试报告。
林刘涛[8]（2020）在《基于SRAM的存储器测试算法的设计》文中研究表明在当今社会发展过程中,消费类电子对存储的需求愈加强烈,存储器在各类集成电路产品中的角色变得越来越重要。人们为了扩大存储容量而开始改进工艺制程、降低特征尺寸、提升存储密度,使得存储器在芯片中的占比越来越大,晶体管集成度越来越高,也更容易发生各种物理故障。为解决存储器的可测性问题,保证芯片良率,存储器内建自测试技术（MBIST）成为研究的主要方向。在MBIST技术中,又属测试算法最为重要。研究出一种快速高效的测试算法对于提高产品良率、降低测试成本显得尤为重要。本课题的工作内容如下:（1）以SRAM单一单元故障、双单元耦合故障、连接性故障、动态故障这四类故障模型,共计326种原语故障,本文通过分析每一种故障的逻辑行为表现,给出了检测各个故障的March元素。同时通过整合优化,基于March SL算法进行改进,提出了时间复杂度为49N,故障覆盖率可达97%的March SLE测试算法,较March SL 79%的故障覆盖率有了大幅提高。（2）以格罗方德厂商的容量为32X128的14nm单端口嵌入式存储器为测试对象,设计一个简易CPU与存储器进行数据交互的的实例来模拟存储器的应用场景。通过编写读写指令库、算法文件实现March SLE算法以及内建自测试电路的插入。通过制定存储器分组规则实现存储器的分组优化,并把数据比较模块放在了BIST控制模块中用于不同存储器的共享,避免了通信信号过多不利于调试的缺点,同时也减小了芯片面积;对来自于不同时钟域的信号进行时序处理,避免了亚稳态问题的产生。（3）为了检验March SLE算法的测试效果,本文根据不同故障的原语描述,设计相应的存储器故障场景,并使用March C-、March SL、March SLE对故障进行检测,分析它们的故障检测效果,结果表明March SLE能够很好的完成故障检测的任务,进而验证了March SLE算法的有效性。进行后仿,分析March SLE算法和其他算法相比是否给面积和功耗带来了更多的开销,结果表明,在面积上March SLE比March SL增加了0.005%,功耗则降低了0.046%,并未有太大差别。基于商业芯片项目分析影响内建自测试电路面积的主要因素。本文的研究结果表明,和传统算法相比,March SLE算法大幅提高了故障覆盖率,能够覆盖更多的故障类型,具有很好的测试效果,并在实际应用中得到了验证。
何小燕[9]（2020）在《基于Cell-aware的高效测试及测试成本优化研究》文中进行了进一步梳理集成电路工艺的不断发展及复杂单元如多路选择器和异或门在芯片设计中的使用,使得越来越多不可测的缺陷开始在复杂单元内甚至晶体管级发现,而复杂Fin FET三维结构的使用以及为加快So C设计过程的IP复用技术也给可测性测试提出了新的挑战。传统的基于静态故障的固定型故障模型和基于动态故障的传输故障模型仅仅考虑到库单元端口处和单元之间互连线上的缺陷,已渐渐无法满足IC客户愈加严苛的零缺陷要求。新型测试方法如N-detect,Gate-Exhaustive（GE）以及Embedded-multidetect（EMD）检测因为引入大量的测试向量不仅导致测试成本大幅提高,且仅仅能够提高检测到缺陷的可能性给他们在实际产品的测试带来了很大的局限性。为此,Mentor公司提出的基于单元版图建模的Cell-aware方法学,以复杂单元内缺陷为目标缺陷生成了用户自定义故障模型（UDFM）,并在测试芯片制造缺陷,改善芯片良率方面表现突出。但这一方法还没有在实际芯片测试中应用。针对此现象,本研究以IP核为例,在项目中引入并实现了基于Cell-aware方法学的故障建模和测试向量生成、仿真、上机测试;随后将其与传统故障模型从作用机理、测试向量数量、测试覆盖率、ATPG运行时间等多方面进行对比分析,对比结果表明:相较于传统故障模型,Cell-aware方法学可深入到复杂单元内部,基于晶体管级别建模,这可以生成更加全面的故障模型,从而实现对制造缺陷更加严苛的检查,以改善产品良率;此外,基于Cell-aware方法的UDFM故障模型建模得到的低速和全速测试向量,其覆盖到的缺陷数量分别实现了6.41倍和5.94倍的增长;测试覆盖率相比传统方法平均增加了1%,实现了显着的增长,说明此方法学对于改善测试质量效果显着。该方法学在改善测试质量的同时也导致了测试向量数量呈2-3倍增长、ATPG运行时间将近1.5-2倍的增长,增加了测试成本;为此,项目采用基于合适的测试向量生成方式、新旧测试方法综合使用、Top＿off流程引入、测试向量合并等方法进行了测试向量优化。项目采用Top＿off流程,综合利用了新的Cell-aware测试向量和基于传统的故障模型生成的测试向量。根据测试结果,在不影响测试覆盖率情况下,Cellaware低速测试向量数量减少了4.1%,而高速测试向量以5.99%测试覆盖率的代价实现测试向量数量69.94%的减少;普通的低速和高速测试向量在测试覆盖率分别增加0.22%和0.77%的情况下分别减少了94.57%和94.52%;这些测试向量顺利通过上机测试的结果也表明我们已经实现了Cell-awre方法在实际项目中的引入和实现,并对其测试向量的生成进行了合理的优化,以尽可能少的测试成本,实现高效、可靠的测试。
顾昌山[10]（2019）在《SRAM存储阵列的内建自测试电路设计与实现》文中认为随着大规模集成电路的快速发展,电路设计规模不断增加,芯片设计周期越来越长。为了提高设计效率,一些标准的电路模块被设计成IP（IP,Intellectual Property）核。通过IP核复用技术快速搭建SOC（SOC,System On Chip）电路,来降低芯片设计难度和缩短设计周期。嵌入式存储器IP作为数据存储和交换的模块,虽然其具有高速、高密度等优点,但由此也产生故障率较高的隐患,限制了 SOC的进一步发展。目前,嵌入式存储器IP设计方法主要有两种:全定制型设计和存储器编译器（Compiler）生成。两种存储器IP测试方法类似,但也存在局部差异。全定制设计只需要对具体存储器进行测试,而编译器生成的方法则常需要使用编译器对不同类型的存储器进行抽样测试。本文基于28nm的SRAM（SRAM,Static Radom Access Memory）Compiler产生存储器阵列,通过对该阵列的测试,实现对存储器编译器的评估。存储器内建自测试（MBIST,Memory Built In Self Test）技术具有高故障覆盖率、低设备依赖性及低测试复杂度等优点,成为存储器测试的主流技术。本文以MBIST测试技术为核心,建立了一套既包含存储故障检测又兼顾时序参数测量的存储阵列测试电路。文中首先介绍了存储器测试的研究背景和发展现状,并对存储器测试常见的故障类型和测试算法进行了总结;其次结合SRAM Compiler的结构特征,使用混合测试算法设计出一套存储阵列专用型MBIST功能测试电路;随后在功能测试电路的基础上,以存储单元数据读取时间（Tcq）为例,设计出一种新型存储器时序测试电路;最后将MBIST电路进行综合、物理实现和流片,验证内建自测试电路的功能。并对传统测试数据分析方法进行改进。MBIST测试电路基于UMC 28nm的CMOS工艺设计,主要用于对SRAM存储阵列进行故障检测。经过测试验证,MBIST测试电路能够正常实现对存储阵列的测试功能。与传统内建自测试电路相比,在测试速度保持不变及芯片面积仅增加1.31‰的情况下,BIST电路既能实现存储阵列的功能测试,又能进行存储器存储单元读取时间的测量。
二、基于边界扫描的测试算法和BIST设计技术研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于边界扫描的测试算法和BIST设计技术研究（论文提纲范文）
（1）针对Xilinx FPGA内部资源的通用自动化测试平台的研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景和研究意义 |
| 1.2 国内外FPGA测试平台研究现状 |
| 1.2.1 传统的硬件测试方法 |
| 1.2.2 基于ATE的测试方法 |
| 1.2.3 基于BIST的测试方法 |
| 1.2.4 基于边界扫描的测试方法 |
| 1.3 本课题的研究目的和主要研究内容 |
| 1.3.1 研究目的 |
| 1.3.2 主要研究内容 |
| 1.4 本论文章节安排 |
| 第二章 基于边界扫描和位流回读的FPGA测试方法的理论研究 |
| 2.1 边界扫描的相关技术原理 |
| 2.1.1 边界扫描技术电路结构 |
| 2.1.2 测试访问端口(TAP)介绍 |
| 2.1.3 TAP控制器介绍 |
| 2.1.4 IR指令寄存器介绍 |
| 2.1.5 DR数据寄存器介绍 |
| 2.2 位流回读的相关技术原理 |
| 2.2.1 位流回读的理论介绍 |
| 2.2.2 位流回读的数据形式 |
| 2.2.3 位流回读的过程分析 |
| 2.3 本章小结 |
| 第三章 Xilinx7 系列FPGA的基本结构及硬件测试板的设计 |
| 3.1 Xilinx7 系列FPGA的基本结构 |
| 3.1.1 输入/输出模块(Select IO)介绍 |
| 3.1.2 可编程互联资源(Interconnect Resources,IR)介绍 |
| 3.1.3 可配置逻辑功能块(Configurable Logic Block,CLB) |
| 3.1.4 块随机存储器(BRAM)介绍 |
| 3.2 FPGA硬件测试板的设计 |
| 3.2.1 硬件测试板电路原理图的设计 |
| 3.2.2 硬件测试板PCB的设计 |
| 3.3 本章小结 |
| 第四章 针对XILINX FPGA内部资源的测试平台的工作原理 |
| 4.1 FPGA测试平台简介 |
| 4.2 FPGA测试平台的通信实现 |
| 4.2.1 USB-JTAG电缆介绍 |
| 4.2.2 USB-JTAG电缆的控制 |
| 4.2.3 通过USB-JTAG电缆实现与TAP的交互 |
| 4.3 FPGA测试平台激励施加的实现 |
| 4.4 FPGA测试平台的数据回读与数据解析实现 |
| 4.4.1 测试平台的数据回读实现 |
| 4.4.2 测试平台的数据解析实现 |
| 4.5 FPGA测试平台的故障诊断与定位实现 |
| 4.6 本章小结 |
| 第五章 FPGA测试平台的调试与在XILINX芯片上的应用测试 |
| 5.1 针对XILINX7 系列芯片的测试平台调试 |
| 5.1.1 BYPASS指令旁路控制 |
| 5.1.2 IDCODE指令获取ID |
| 5.1.3 IOB管脚控制 |
| 5.2 利用FPGA测试平台对XC7A100T芯片测试 |
| 5.2.1 针对FPGA的配置 |
| 5.2.2 测试向量施加 |
| 5.2.3 回读数据分析 |
| 5.3 FPGA测试平台的优缺点分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
| 攻硕期间取得的研究成果 |
（2）ADC电路的模数混合测试通道研究（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究的背景与意义 |
| 1.2 国内外研究现状与分析 |
| 1.3 本文研究的内容和安排 |
| 第2章 模数混合测试通道的结构及原理分析 |
| 2.1 模拟测试通道 |
| 2.2 数字测试通道 |
| 2.3 模数转换器电路 |
| 2.4 本章小结 |
| 第3章 混合测试通道测量方法及关键模块设计 |
| 3.1 模数混合测试通道测量方法 |
| 3.2 模数混合测试通道指令 |
| 3.3 TBIC控制电路模块 |
| 3.4 ABM的控制电路模块 |
| 3.5 ADC电路模块 |
| 3.6 本章小结 |
| 第4章 模数混合测试通道的仿真及分析 |
| 4.1 MTAP控制器仿真测试 |
| 4.2 TBIC电路仿真测试 |
| 4.3 ABM电路仿真测试 |
| 4.4 DBM电路仿真测试 |
| 4.5 模数混合测试通道整体测试 |
| 4.6 模数转换器主要电路仿真测试 |
| 4.7 ADC整体电路仿真测试 |
| 4.8 版图布局的研究 |
| 4.9 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间发表的学术论文及科研成果 |
（3）抗辐射加固SoC的可测性设计（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景和意义 |
| 1.2 空间辐射效应及可测性设计的研究意义 |
| 1.2.1 影响可靠性的空间辐射效应 |
| 1.2.2 DFT技术应用意义 |
| 1.3 国内外研究现状及分析 |
| 1.3.1 抗辐射加固技术国内外研究进展及现状 |
| 1.3.2 SoC芯片DFT技术研究进展及现状 |
| 1.4 研究内容 |
| 第2章 DFT的基本原理 |
| 2.1 DFT基本结构与原理 |
| 2.2 集成电路故障模型 |
| 2.3 DFT技术 |
| 2.3.1 扫描测试技术 |
| 2.3.2 内建自测试技术 |
| 2.3.3 边界扫描测试技术 |
| 2.4 本章小结 |
| 第3章 抗辐射扫描D-触发器的设计与建库 |
| 3.1 粒子辐射与抗辐射技术 |
| 3.2 扫描D-触发器电路级加固设计 |
| 3.2.1 扫描D-触发器时序逻辑加固设计 |
| 3.2.2 扫描D-触发器组合逻辑加固设计 |
| 3.3 扫描D-触发器版图级加固技术 |
| 3.3.1 抗TID、SEL、SEU版图加固技术 |
| 3.3.2 扫描触发器抗辐射功能验证 |
| 3.4 抗辐射加固标准单元库的建立 |
| 3.4.1 抗辐射加固标准单元库的基本组成与建立流程 |
| 3.4.2 抗辐射加固标准单元库的时序信息提取与验证 |
| 3.5 本章小结 |
| 第4章 抗辐射加固SoC芯片扫描测试设计 |
| 4.1 抗辐射加固SoC芯片测试方法 |
| 4.1.1 测试基本参数 |
| 4.1.2 抗辐射加固SoC芯片扫描测试结构设计与仿真 |
| 4.2 抗辐射加固SoC芯片压缩扫描测试方法 |
| 4.3 抗辐射加固SoC芯片压缩测试结构设计 |
| 4.4 扫描测试方法和压缩扫描测试方法比较 |
| 4.5 本章小结 |
| 第5章 SRAM的内建自测试 |
| 5.1 SRAM的结构及故障类型 |
| 5.1.1 SRAM的结构 |
| 5.1.2 存储器常见故障模型 |
| 5.2 SoC芯片嵌入式SRAM的 MBIST结构设计 |
| 5.3 MBIST电路生成 |
| 5.3.1 MBIST电路生成设计 |
| 5.3.2 March C+算法的实现与验证 |
| 5.4 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表论文 |
（4）基于可测试性技术的电路板测试系统研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.3 论文总体结构 |
| 第二章 基于可测试性技术的电路板测试系统总体规划 |
| 2.1 可测试性技术 |
| 2.2 系统总体结构 |
| 2.3 系统测试流程 |
| 2.4 测试系统硬件系统总体设计 |
| 2.5 本章小结 |
| 第三章 测试系统硬件系统的设计 |
| 3.1 IEEE1149.1 标准和IEEE1149.7 标准下的边界扫描测试技术 |
| 3.1.1 IEEE1149.1标准下边界扫描技术 |
| 3.1.2 IEEE1149.7标准下的边界扫描技术 |
| 3.2 硬件系统中边界扫描控制器总体设计 |
| 3.3 边界扫描控制器的模块化设计 |
| 3.3.1 TCK模块设计 |
| 3.3.2 TDO模块设计 |
| 3.3.3 TDI模块设计 |
| 3.3.4 TMS模块设计 |
| 3.3.5 RSU模块设计 |
| 3.3.6 多路复用模块设计 |
| 3.4 USB通信接口模块设计 |
| 3.5 硬件系统边界扫描控制器总体仿真 |
| 3.6 外围电路设计 |
| 3.7 本章小结 |
| 第四章 测试系统测试方法的研究 |
| 4.1 边界扫描测试算法的研究 |
| 4.1.1 经典算法和现代算法 |
| 4.1.2 自适应算法 |
| 4.1.3 抗误判低混淆的自适应算法 |
| 4.1.4 算法性能分析 |
| 4.2 被测电路板簇测试方法研究 |
| 4.3 小结 |
| 结论 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（5）一种电机码盘控制芯片的DFT设计与验证（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 主要研究内容 |
| 1.4 本文章节总体介绍 |
| 第2章 芯片可测试性设计概述 |
| 2.1 测试的基本概念及原理 |
| 2.2 故障模型及主要ATPG算法 |
| 2.2.1 故障模型 |
| 2.2.2 主要的ATPG算法 |
| 2.3 扫描技术介绍 |
| 2.4 内建自测试技术介绍 |
| 2.5 边界扫描技术介绍 |
| 2.6 本章小结 |
| 第3章 码盘控制芯片的DFT设计分析 |
| 3.1 码盘控制芯片结构简介及测试要求 |
| 3.2 码盘控制芯片扫描技术分析 |
| 3.3 码盘控制芯片内建自测试技术分析 |
| 3.4 码盘控制芯片边界扫描技术分析 |
| 3.5 本章小结 |
| 第4章 基于at-speed测试的扫描设计 |
| 4.1 码盘控制芯片扫描设计的总体策略 |
| 4.2 码盘控制芯片压缩逻辑的设计 |
| 4.2.1 传统的扫描设计 |
| 4.2.2 带压缩的扫描设计 |
| 4.3 码盘控制芯片低功耗的扫描设计 |
| 4.3.1 低功耗的扫描设计方法 |
| 4.3.2 扫瞄设计功耗评价 |
| 4.4 码盘控制芯片中时钟域的分域与串链顺序 |
| 4.4.1 时钟域的分域问题 |
| 4.4.2 调试链的串链顺序问题 |
| 4.5 码盘控制芯片的扫描设计结果验证与分析 |
| 4.5.1 模块级扫描设计结果验证 |
| 4.5.2 TOP层扫描设计验证结果 |
| 4.5.3 影响故障覆盖率的因素分析 |
| 4.6 本章小结 |
| 第5章 码盘控制芯片的MBIST设计 |
| 5.1 码盘控制芯片MBIST的算法选择 |
| 5.2 码盘控制芯片MBIST的低功耗设计 |
| 5.2.1 MBIST的基本原理及测试功耗分析 |
| 5.2.2 传统的降低MBIST功耗的方法与影响功耗因素 |
| 5.2.3 本文降低MBIST功耗的方法 |
| 5.3 码盘控制芯片测试功耗结果分析 |
| 5.4 本章总结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间所发表的学术论文 |
| 致谢 |
（6）IEEE1687标准在图像处理IP上的应用与优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容与章节安排 |
| 第二章 IEEE1687标准及应用分析 |
| 2.1 IEEE1687标准 |
| 2.1.1 基本的IJTAG片上架构 |
| 2.1.2 IJTAG描述语言 |
| 2.1.3 IJTAG可移植性分析 |
| 2.1.4 IJTAG网络的重配置 |
| 2.2 IEEE1149.1标准 |
| 2.3 IEEE1500标准 |
| 2.4 三种标准比较 |
| 2.5 本章小结 |
| 第三章 图像处理模块的测试方案及流程 |
| 3.1 图像处理模块简介 |
| 3.1.1 图像处理模块的功能架构简介 |
| 3.1.2 图像处理模块的代码质量检查及综合 |
| 3.2 DFT设计规划 |
| 3.2.1 DFT设计整体方案架构 |
| 3.2.2 MBIST测试架构及实现流程 |
| 3.2.3 扫描链测试架构及实现流程 |
| 3.3 本章小结 |
| 第四章 IJTAG网络的设计实现与分析 |
| 4.1 SIB结构与工作原理 |
| 4.1.1 SIB结构分析 |
| 4.1.2 SIB工作原理 |
| 4.2 MBIST及 Scan相关的IJTAG网络结构 |
| 4.2.1 MBIST IJTAG网络结构 |
| 4.2.2 Scan IJTAG网络结构 |
| 4.3 不同测试模式下IJTAG网络的配置过程及对比 |
| 4.3.1 存储器内建自测试 |
| 4.3.2 扫描压缩模式测试 |
| 4.3.3 低功耗移位模式测试 |
| 4.4 本章小结 |
| 第五章 DFT设计优化 |
| 5.1 ATPG设计介绍 |
| 5.2 测试时间优化 |
| 5.2.1 配置扫描链长度 |
| 5.2.2 硬件默认模式 |
| 5.2.3 优化TDR的物理位置 |
| 5.3 ATPG测试故障覆盖率的优化 |
| 5.3.1 插入测试点 |
| 5.3.2 提升abort_limit |
| 5.3.3 其余覆盖率提升手段 |
| 5.4 测试向量仿真 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（7）数模混合芯片AD/DA板级测试方法研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.2.1 数模混合电路测试与故障诊断 |
| 1.2.2 数模混合电路中AD/DA的测试 |
| 1.3 本文研究内容及组织结构 |
| 第二章 数模混合芯片AD/DA板级测试的总体方案 |
| 2.1 数字边界扫描测试技术原理 |
| 2.1.1 数字边界扫描芯片结构 |
| 2.1.2 数字边界扫描链路 |
| 2.1.3 测试指令 |
| 2.1.4 基本测试类型 |
| 2.1.5 数字边界扫描测试系统构建 |
| 2.2 测试系统方案分析 |
| 2.3 测试指标 |
| 2.4 本章小结 |
| 第三章 数模混合芯片AD/DA板级测试链路设计 |
| 3.1 基于IEEE1149.1 标准的边界扫描链路 |
| 3.1.1 数字边界扫描常见链路 |
| 3.1.2 簇测试 |
| 3.1.3 链路的可测试性设计要求 |
| 3.2 AD/DA板级测试链路设计 |
| 3.2.1 AD/DA板级测试链路实现 |
| 3.2.2 AD/DA板级测试链路改进 |
| 3.2.3 可测试性设计注意事项 |
| 3.3 本章小结 |
| 第四章 数模混合芯片AD/DA板级测试算法研究 |
| 4.1 基于互联测试的测试向量生成算法 |
| 4.1.1 测试向量生成原理 |
| 4.1.2 基本算法介绍 |
| 4.1.2.1 基于STV的基本测试向量生成算法 |
| 4.1.2.2 自适应测试向量生成算法 |
| 4.2 数模混合芯片AD/DA板级测试向量生成算法 |
| 4.2.1 ADC的测试向量生成算法 |
| 4.2.1.1 ADC的测试流程 |
| 4.2.1.2 基于走步算法的测试算法 |
| 4.2.1.3 “等步长电压”测试算法 |
| 4.2.2 DAC的测试向量生成算法 |
| 4.2.3 误差分析与数据处理 |
| 4.2.3.1 AD/DA的主要指标 |
| 4.2.3.2 误差分析与数据处理 |
| 4.3 本章小结 |
| 第五章 上位机软件实现与系统验证 |
| 5.1 上位机软件设计 |
| 5.1.1 软件设计总体方案 |
| 5.1.2 边界扫描结构的完备性测试 |
| 5.1.3 网表文件及BSDL文件解析 |
| 5.1.4 测试向量的生成 |
| 5.2 测试系统的时序与流程 |
| 5.3 测试系统的验证 |
| 5.4 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（8）基于SRAM的存储器测试算法的设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 国内外研究状况 |
| 1.3 研究内容与章节安排 |
| 第二章 存储器的失效机制与测试方法 |
| 2.1 存储器简介 |
| 2.2 存储器失效机制 |
| 2.3 常见存储器测试算法 |
| 2.3.1 March算法 |
| 2.3.2 MSCAN算法 |
| 2.3.3 Checker Board算法 |
| 2.3.4 GALPAT算法 |
| 2.4 可测性设计 |
| 2.4.1 边界扫描测试 |
| 2.4.2 路径扫描测试技术 |
| 2.4.3 内建自测试技术 |
| 2.5 存储器测试类型 |
| 2.5.1 功能测试 |
| 2.5.2 性能测试 |
| 2.6 本章小结 |
| 第三章 故障的行为分析与检测 |
| 3.1 故障原语 |
| 3.2 故障模型 |
| 3.3 单一单元故障 |
| 3.3.1 固定故障(stuck-at fault:SAF) |
| 3.3.2 状态故障(State fault:SF) |
| 3.3.3 转换故障(transition fault: TF) |
| 3.3.4 写破坏故障(write Destructive Faults: WDF) |
| 3.3.5 读破坏故障(read destructive fault: RDF) |
| 3.3.6 伪读破坏故障(deceptive read destructive fault: DRDF) |
| 3.3.7 错误读故障(incorrect read fault: IRF) |
| 3.4 双单元耦合故障 |
| 3.4.1 状态耦合故障(state coupling fault, CFst) |
| 3.4.2 干扰耦合故障(disturb coupling fault, CFds) |
| 3.4.3 转换耦合故障(transition coupling fault, CFtr) |
| 3.4.4 写破坏耦合故障(write Destructive coupling fault, CFwd) |
| 3.4.5 读破坏耦合故障(read destructive coupling fault, CFrd) |
| 3.4.6 伪读破坏故障(deceptive read destructive coupling fault, CFdrd) |
| 3.4.7 错误读故障(incorrect read coupling fault, CFir) |
| 3.5 连接性故障 |
| 3.5.1 连接性故障的定义 |
| 3.5.2 连接性故障的分类 |
| 3.5.3 LF1型连接性故障 |
| 3.5.4 LF2aa/LF3型连接性故障 |
| 3.5.5 LF2av/LF2va型连接性故障 |
| 3.6 动态故障 |
| 3.6.1 单一单元动态故障 |
| 3.6.2 动态耦合故障 |
| 3.7 不同算法的比较 |
| 3.8 March SLE算法的提出 |
| 3.9 本章小结 |
| 第四章 电路实现与仿真分析 |
| 4.1 测试电路顶层架构 |
| 4.2 SRAM存储器模型的实现 |
| 4.3 被测电路的实现 |
| 4.4 读写指令库的实现 |
| 4.5 算法文件的实现 |
| 4.6 MBIST电路的实现 |
| 4.6.1 MBIST电路的架构 |
| 4.6.2 MBIST状态机的实现 |
| 4.6.3 算法解析模块的实现 |
| 4.6.4 信号产生模块的实现 |
| 4.6.5 数据生成器的实现 |
| 4.6.6 地址生成器的实现 |
| 4.6.7 数据比较模块的实现 |
| 4.6.8 存储器接口模块 |
| 4.7 MBIST电路的顶层连接与优化 |
| 4.7.1 存储器分组优化 |
| 4.7.2 时序优化 |
| 4.7.3 面积优化 |
| 4.8 March SLE算法的仿真实现 |
| 4.9 故障模拟与结果分析 |
| 4.9.1 March SLE与March C-的对比 |
| 4.9.2 March SLE与March SL的对比 |
| 4.9.3 March SLE与内置算法的对比 |
| 4.9.4 仿真结果汇总 |
| 4.10 MBIST电路的后仿真 |
| 4.11 MBIST电路面积影响因素分析 |
| 4.12 本章小结 |
| 第五章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
| 附录A |
| 附录B |
| 附录C |
（9）基于Cell-aware的高效测试及测试成本优化研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 可测性设计研究现状 |
| 1.3 论文结构与内容安排 |
| 第二章 故障模型分类及新型测试方法研究现状 |
| 2.1 故障模型研究背景 |
| 2.2 故障模型分类 |
| 2.2.1 单固定型故障模型 |
| 2.2.2 传输故障模型 |
| 2.2.3 路径延时故障模型 |
| 2.2.4 IDDQ故障模型 |
| 2.3 新型测试方法分类 |
| 2.3.1 N-detect测试方法 |
| 2.3.2 Embedded-Multi-Detect测试方法 |
| 2.3.3 Gate-Exhaustive测试方法 |
| 2.4 本章小结 |
| 第三章 可测性综述及基于扫描链的IP可测性实现 |
| 3.1 数字电路可测性综述 |
| 3.2 可测性设计技术 |
| 3.2.1 边界扫描测试 |
| 3.2.2 扫描测试 |
| 3.2.3 内建自测试 |
| 3.3 IP核的可测试设计实现 |
| 3.3.1 IP核结构及测试要求 |
| 3.3.2 IP核测试方案 |
| 3.4 本章小结 |
| 第四章 基于Cell-aware的高效测试 |
| 4.1 Cell-aware方法学介绍 |
| 4.1.1 版图提取 |
| 4.1.2 模拟故障仿真 |
| 4.1.3 综合生成UDFM故障模型 |
| 4.1.4 Cell-aware ATPG生成测试向量 |
| 4.2 项目中Cell-aware的引入及实现 |
| 4.2.1 UDFM故障模型的生成 |
| 4.2.2 Cell-aware ATPG测试向量生成 |
| 4.2.3 Cell-Aware测试向量仿真验证 |
| 4.2.4 Cell-aware测试向量上机测试结果 |
| 4.3 Cell-aware测试向量高效性分析 |
| 4.3.1 Cell-aware方法学与传统方法学作用原理对比 |
| 4.3.2 Cell-aware方法学与传统方法学检测缺陷数量对比 |
| 4.3.3 Cell-aware与传统方法测试向量数量及ATPG运行时间对比 |
| 4.4 Cell-aware失效率分析 |
| 4.5 本章小结 |
| 第五章 基于cell-aware的测试成本优化研究 |
| 5.1 ATE测试成本优化 |
| 5.2 基于测试效率的测试向量优化 |
| 5.3 利用工具命令生成高效的测试向量 |
| 5.3.1 针对Create pattern命令的研究 |
| 5.3.2 采用不同形式生成测试向量 |
| 5.3.3 利用pattern count limit命令 |
| 5.4 基于Top_off流程的测试向量优化 |
| 5.4.1 基于Cell-Aware慢速向量的普通慢速向量的Top_off实现 |
| 5.4.2 Top_off流程优势分析 |
| 5.5 基于测试向量合并的测试向量优化 |
| 5.6 小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 方向展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（10）SRAM存储阵列的内建自测试电路设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 存储器测试研究背景及意义 |
| 1.2 存储器测试研究现状 |
| 1.3 本文主要研究内容与创新点 |
| 1.4 论文结构安排 |
| 第2章 嵌入式存储器测试概论 |
| 2.1 存储器的基本结构 |
| 2.1.1 SRAM的基本结构 |
| 2.1.2 SRAM Compiler |
| 2.2 存储器常见的故障模型 |
| 2.2.1 存储单元故障 |
| 2.2.2 周边逻辑电路故障 |
| 2.3 存储器测试算法及有效性分析 |
| 2.4 本章小节 |
| 第3章 嵌入式SRAM功能测试电路设计 |
| 3.1 嵌入式存储器RTL模型设计 |
| 3.2 MBIST电路设计 |
| 3.2.1 MBIST结构分析 |
| 3.2.2 MBIST控制电路 |
| 3.2.3 测试向量生成电路(March C+) |
| 3.2.4 响应分析电路 |
| 3.3 多存储器的MBIST电路设计 |
| 3.4 MBIST测试行为仿真 |
| 3.4.1 电路仿真 |
| 3.4.2 波形描述 |
| 3.5 本章小结 |
| 第4章 嵌入式SRAM时序测试电路设计 |
| 4.1 存储器读取时序 |
| 4.2 存储单元随机读取时间 |
| 4.3 存储单元随机读取时间测试方法 |
| 4.4 存储器读取时间测试电路设计 |
| 4.4.1 MBIST电路的优化 |
| 4.4.2 脉冲产生电路 |
| 4.4.3 数据锁存器 |
| 4.4.4 时序电路测试功能仿真 |
| 4.5 MBIST测试电路代码综合 |
| 4.6 本章小结 |
| 第5章 MBIST后端设计及芯片测试 |
| 5.1 MBIST后端设计 |
| 5.1.1 MBIST后端设计基本流程 |
| 5.1.2 MBIST电路后端设计输入与输出文件 |
| 5.2 存储器测试外围辅助系统 |
| 5.3 测试数据处理及辅助分析系统 |
| 5.3.1 测试数据 |
| 5.3.2 测试数据处理及辅助分析系统 |
| 5.4 本章小结 |
| 第6章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 攻读学位期间的研究成果 |
| 致谢 |
四、基于边界扫描的测试算法和BIST设计技术研究（论文参考文献）
- [1]针对Xilinx FPGA内部资源的通用自动化测试平台的研究[D]. 杜鹏. 电子科技大学, 2021(01)
- [2]ADC电路的模数混合测试通道研究[D]. 李怀亮. 黑龙江大学, 2020(04)
- [3]抗辐射加固SoC的可测性设计[D]. 李美慧. 黑龙江大学, 2020(04)
- [4]基于可测试性技术的电路板测试系统研究[D]. 刘晓雨. 中国民航大学, 2020(01)
- [5]一种电机码盘控制芯片的DFT设计与验证[D]. 李泽发. 北京工业大学, 2020(07)
- [6]IEEE1687标准在图像处理IP上的应用与优化[D]. 吴岛. 西安电子科技大学, 2020(05)
- [7]数模混合芯片AD/DA板级测试方法研究与实现[D]. 谢睿臻. 电子科技大学, 2020(07)
- [8]基于SRAM的存储器测试算法的设计[D]. 林刘涛. 西安电子科技大学, 2020(05)
- [9]基于Cell-aware的高效测试及测试成本优化研究[D]. 何小燕. 西安电子科技大学, 2020(05)
- [10]SRAM存储阵列的内建自测试电路设计与实现[D]. 顾昌山. 苏州大学, 2019(04)